一种半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制作方法。
【背景技术】
[0002]在多层堆叠晶圆级封装中，往往都需要对各层晶圆(wafer)进行背部研磨减薄处理，最终进行晶粒(die)切割。而在对多层晶圆减薄的过程中很容易造成边缘崩裂(edgechipping)。在对多层晶圆进行晶粒切割的时候，还需要分多步进行。
[0003]如图2所示，为现有的多层堆叠晶圆级封装的工艺流程图，从图可以看出，目前的工艺流程是:步骤一、对CMOS晶圆和MEMS晶圆进行熔融键合；步骤二、对MEMS晶圆进行修边处理；步骤三、对MEMS晶圆进行背部研磨；步骤四、对MEMS晶圆执行背面的后续工艺制程；步骤五、如图1A所示，将通孔(TSV)晶圆103的正面与MEMS晶圆102的背面进行共晶键合；步骤六、如图1B所示，对堆叠晶圆的边缘进行补胶104以填充晶圆边缘的空腔；步骤七、对CMOS晶圆进行研磨减薄；步骤八、如图1B所示，对CMOS晶圆101和MEMS晶圆102进行切割。步骤九、如图1C所示，在CMOS晶圆的背面粘贴背部研磨胶带105 ;步骤十、如图1C所示，对TSV晶圆进行背部研磨以暴露通孔；步骤十一、进行TSV的后续工艺；步骤十二、如图1D所示，切割TSV晶圆103。
[0004]现有工艺方法，在对CMOS晶圆进行研磨减薄之前，需要先对晶圆的边缘进行补胶以填充晶圆边缘的空腔，而由于补胶容易产生空隙引起边缘崩裂的风险，研磨后先对CMOS晶圆和MEMS晶圆进行第一步切割。之后，由于切割道的存在，需要粘贴背部研磨胶带后对TSV晶圆进行背部研磨以暴露通孔，完成后续的TSV工艺后再对TSV晶圆进行第二步切割。故现有技术的方法，需要粘贴背部研磨胶带，且包括两步切割制程，工艺流程复杂，成本高。
[0005]鉴于上述问题的存在，本发明提出了一种新的制作方法。
【发明内容】
[0006]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0007]为了克服目前存在的问题，本发明提供一种半导体器件的制作方法，包括:
[0008]提供第一晶圆和第二晶圆，进行第一键合工艺，以将所述第一晶圆的正面和所述第二晶圆的正面接合；
[0009]对所述第二晶圆的背面进行第一减薄；
[0010]提供第二晶圆，所述第二晶圆内形成有娃通孔；
[0011]进行第二键合工艺，以将所述第二晶圆的背面与所述第三晶圆的正面接合；
[0012]自所述第一晶圆的背面开始对依次堆叠的所述第一晶圆、所述第二晶圆和所述第三晶圆进行深修边；
[0013]对所述第一晶圆的背面进行第二减薄；
[0014]对所述第三晶圆的背面进行第三减薄，以使所述硅通孔的底部从所述第三晶圆的背面露出；
[0015]进行切割工艺。
[0016]进一步，所述第一键合工艺为熔融键合。
[0017]进一步，所述第二键合工艺为共晶键合工艺。
[0018]进一步，所述深修边的宽度为2.5?3.5_，深度为1000?1300 μ m。
[0019]进一步，在对所述第二晶圆的背面进行减薄的步骤之前，还包括对所述第二晶圆进行第一修边的步骤。
[0020]进一步,所述第一修边的宽度为2?2.5mm。
[0021]进一步，所述第一减薄后所述第二晶圆的厚度为20?60μπι。
[0022]进一步，所述第二减薄后所述第一晶圆的厚度为100?300 μ m。
[0023]进一步,所述第三减薄后所述第三晶圆的厚度为100?200 μ m。
[0024]进一步，所述第一晶圆上形成有CMOS器件，所述第二晶圆上形成有MEMS器件。
[0025]综上所述，根据本发明的制作方法，采用深修边工艺对键合晶圆进行分步修边处理，使得可以对键合后晶圆正面和背面连续减薄，最后通过一步切割实现晶粒的分割，本发明具有以下优点:
[0026]1、采用深修边工艺对键合后晶圆进行分步修边处理，大大降低了现有技术中补胶造成的空隙引起的边缘崩裂问题出现的风险，为实现键合后晶圆双面研磨提供有利条件；
[0027]2、通过双面研磨工艺，无需使用背部研磨胶带，并可以一步实现晶粒的分割，简化了工艺流程，降低了生产成本。
【附图说明】
[0028]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0029]附图中:
[0030]图1A-1D为现有技术的多层堆叠晶圆减薄和切割的相关步骤所获得器件的剖面不意图；
[0031]图2为现有技术的多层堆叠晶圆级封装的步骤依次实施的工艺流程图；
[0032]图3A-3E为本发明示例性实施例的多层堆叠晶圆减薄和切割的相关步骤所获得器件的剖面示意图；
[0033]图4为本发明示例性实施例的多层堆叠晶圆级封装的步骤依次实施的工艺流程图。
【具体实施方式】
[0034]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0035]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0036]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0037]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0038]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0039]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0040][示例性实施例]
[0041]下面参考附图3A-3E和图4对本发明示例性实施例的方法进行详细描述。
[0042]首先，执行步骤S401，提供第一晶圆和第二晶圆，进行第一键合工艺，以将所述第一晶圆的正面和所述第二晶圆的正面接合。
[0043]所述第一晶圆上形成有CMOS器件，包括诸如含金属氧化层半导体场效应(MOSFET)的集成电路(IC)的半导体器件，还可以包括互补的MOSFET (CMOS)、CMOS图像传感器和/或其他合适的有源和/或无源器件。在实施例中，第一晶圆包括由基于CMOS的工艺设计和形成的IC(或其部分)。
[0044]所述第二晶圆为MEMS晶圆，所述MEMS晶圆