三维半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。
【背景技术】
[0002]为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成
FtFt也/又。
[0003]具体的，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；选择性刻蚀沟道通孔侧壁的叠层结构以形成多个凹陷，例如部分地刻蚀去除ONO结构中的氮化物的一部分而在上下两层氧化物中形成凹陷，随后在凹陷中依次形成阻挡层、存储层、隧穿层构成的绝缘层堆叠;在沟道通孔中沉积多晶硅等材料形成柱状沟道;沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层;湿法去除叠层中的某一类型材料(例如完全去除ONO结构中的氧化物，仅保留氮化物)，在柱状沟道周围留下横向分布的突起结构;在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如T1、W、Cu、Mo等)形成栅极堆叠，例如包括底部选择栅极线、虚设栅极线、字线、顶部选择栅极线；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层;刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。通过控制栅极的电压，使得存储层中电荷分布发生变化，从而对应于逻辑状态的改变。
[0004]然而，如图1所示，在上述器件的局部构造图中，存储层中累积的电荷(半圆形区域所示)随着时间的推移会逐渐向外扩散，造成图2所示的阈值电压漂移。其中，图2中①曲线对应于图1中垂直于沟道分布方向而向控制栅极、阻挡绝缘层扩散的电荷引起的Vt漂移。除此之外，存储层中累积的电荷不仅会向与其直接对应的栅极方向扩散，还会进一步向相邻(沿沟道分布方向，也即垂直方向)栅极对应的电荷储存区扩散，造成擦除空穴与编程电子之间不必要的中和，导致如图2中①+②曲线所示更大的Vt漂移。
【发明内容】
[0005]由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法，利用分离的存储层结构来截断横向扩散的通路，从而改善数据保持特性。
[0006]为此，本发明一方面提供了一种三维半导体器件制造方法，包括:在衬底上形成交替的多个第一、第二掩模层构成的掩模层堆叠;刻蚀掩模层堆叠形成沟道孔，暴露衬底顶部、第一和第二掩模层侧壁;去除第二掩模层的一部分以形成凹陷;在沟道孔和凹陷中共形地形成阻挡层;在阻挡层上形成存储层;选择性刻蚀去除存储层的一部分;在沟道孔和凹陷中共形地形成隧穿层。
[0007]其中，第一掩模层为绝缘材料，第二掩模层为半导体材料或绝缘材料;优选地，绝缘材料为氮化硅、氧化硅、氮氧化硅、非晶碳、碳氮化硅、碳氧化硅、氮化硼、氧化铝的任一种或其组合;优选地，半导体材料为硅、锗或其组合;优选地，半导体材料为多晶、非晶、微晶。
[0008]其中，形成阻挡层的步骤进一步包括:在沟道孔和凹陷中共形地形成粘附层;执行氧化和/或氮化工艺，将粘附层的至少一部分转化为阻挡层；优选地，氧化工艺为ISSG、FRE-RT0、化学氧化;优选地，粘附层材质与第二掩模层材质相同或相近。
[0009]其中，选择性刻蚀去除存储层的一部分的步骤进一步包括:在沟道孔和凹陷中共形地形成牺牲垫层;执行氧化和/或氮化工艺，将牺牲垫层部分地转化为牺牲层，在凹陷中的存储层上留下保护层;去除牺牲层;选择性刻蚀去除存储层的一部分，保留被保护层所覆盖的剩余存储层。
[0010]其中，形成凹陷之前、形成沟道孔之后进一步包括:在沟道孔底部衬底上外延生长形成外延层。
[0011]其中，阻挡层和/或隧穿层的材质为氧化硅或高k材料;任选地，存储层材质为氮化硅、氧化铪、氧化锆、氧化钇或其组合。
[0012]其中，形成隧穿层之后进一步包括步骤:在沟道孔和凹陷中形成沟道层;在沟道层顶部形成漏极;刻蚀掩模层堆叠形成垂直开口，暴露剩余的第二掩模层侧壁和衬底顶部;选择性刻蚀去除剩余的第二掩模层，留下凹槽;在垂直开口底部形成共源极;在凹槽中形成控制栅极;形成源漏引出结构。
[0013]本发明还提供了一种三维半导体器件，包括:沟道层，沿垂直于衬底表面的方向分布;多个绝缘层，沿着沟道层的侧壁交替层叠;控制栅极，夹设在相邻的绝缘层之间;栅极绝缘层堆叠，分布在沟道层与控制栅极之间，包括阻挡层、存储层和隧穿层，其中阻挡层和隧穿层连续分布而存储层间断分布。
[0014]其中，还包括漏极，位于沟道层的顶部；以及源极，位于多个存储单元的相邻两个存储单元之间的衬底中。
[0015]其中，阻挡层和/或隧穿层的材质为氧化硅或高k材料;任选地，存储层材质为氮化硅、氧化铪、氧化锆、氧化钇或其组合。
[0016]依照本发明的三维半导体存储器件及其制造方法，利用分离的存储层结构来截断横向扩散的通路，从而改善数据保持特性。
【附图说明】
[0017]以下参照附图来详细说明本发明的技术方案，其中:
[0018]图1为现有技术3D存储器件的局部剖视图；
[0019]图2为图1所示器件的Vt漂移示意图；
[0020]图3A至图3J为依照本发明实施例的三维半导体存储器件制造方法的各个步骤的剖视图；
[0021]图4为图3J所示结构的局部放大图；
[0022]图5为依照本发明实施例的三维半导体存储器件制造方法的示意性流程图。
【具体实施方式】
[0023]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效地改善数据保持特性的半导体存储器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0024]如图3A所示，刻蚀多个沟道孔并外延衬底。
[°°25] 提供衬底I，其材质可以包括体娃(bulk Si)、体锗(bulk Ge)、绝缘体上娃(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底优选地为含硅材质的衬底，例如S1、S01、SiGe、S1:C 等。
[0026]采用例如包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射、氧化等的成膜工艺，形成掩模层堆叠2，包括交替层叠的多个第一掩模层2A和多个第二掩模层2B。优选地，相邻子层之间材料为绝缘材料并且互相不同:例如层2A为氧化硅
[0027]S1x，层2B为氮氧化硅S1xNy或氮化硅SiNy;或者层2A为氧化硅或氮化硅或氮氧化硅，层2B为非晶碳、氮碳化硅、碳氧化硅、氮化硼、氧化铝等;或者各个子层2A/2B通式均为S1xNy,但是相邻层之间ON原子配比不同以获得不同的刻蚀选择性。在本发明一个优选实施例中，第一掩模层2A为氧化硅，第二掩模层2B为氮化硅。在本发明其他优选实施例中，层2B也可以为多晶硅/锗、非晶硅/锗、微晶硅/锗等半导体材料，而层2A则为上述绝缘材料，只要相邻层之间具有较大的刻蚀选择性。
[0028]优选地，第一掩模层2A的数目比第二掩模层2B多一个，例如堆叠的最下层和最顶层均为第一掩模层2A，并且进一步优选地，最顶层的第一掩模层2A厚度要明显大于其余的第一掩模层2A或第二掩模层2B。例如，除了最顶层的2A之外，其余的层2A、2B厚度均为10?200nm，而最顶层的2A厚度为300?100nm以用作顶部的刻蚀硬掩模、保护层或者覆盖整个晶片的绝缘隔离层。
[0029]刻蚀衬底上掩模层堆叠2A/2B，形成暴露堆叠侧壁的多个深孔2T(图3A中仅示出一个)。选择各向异性刻蚀工艺，例如选用碳氟基(CxHyFz构成氟代烃)作为刻蚀