具有晶体管单元和增强单元的半导体器件的制作方法
【技术领域】
[0001]本申请涉及具有晶体管单元和增强单元的半导体器件。
【背景技术】
[0002]在包括晶体管单元以及诸如RC-1GBT(逆导型绝缘栅双极晶体管)的二极管功能性的半导体器件中，迀移的电荷载流子沿着正向偏置pn结涌入轻掺杂半导体区域中并且形成密集的电荷载流子等离子体，这导致二极管的低正向电阻。当在pn结处的正向偏置改变到反向偏置时，反向恢复电流缓解电荷载流子等离子体，从而对于该半导体器件的动态切换损耗做出贡献。在从正向偏置改变到反向偏置之前的去饱和周期期间，栅极化的MOS(金属氧化物半导体)沟道可以衰减电荷载流子等离子体，以便减小反向恢复电流以及动态切换损耗。去饱和周期的结束与到反向偏置的改变之间的安全周期确保半导体器件在变换开始之前利用闭合的MOS沟道及时恢复阻挡能力。在安全周期期间，电荷载流子等离子体可以部分恢复，使得安全周期在一定程度上阻止去饱和周期的效果。
[0003]期望的是改善包括MOS栅极化沟道以及二极管功能性的半导体器件的切换特性。
【发明内容】
[0004]独立权利要求的主题实现了目的。从属权利要求与进一步的实施例有关。
[0005]根据实施例，一种半导体器件包括晶体管单元，其包括与漂移结构形成第一pn结的本体区。在第一控制信号超过第一阈值时，晶体管单元在本体区中形成反型沟道，其中反型沟道形成漂移结构与第一负载电极之间的连接的一部分。延迟单元生成第二控制信号，第二控制信号的后沿相对于第一控制信号的后沿延迟。在第二控制信号下降到低于比第一阈值低的第二阈值时，增强单元在漂移结构中形成反型层。反型层作为少数电荷载流子发射极起效。
[0006]根据另一实施例，一种功率模块包括具有两个切换元件的半桥电路。切换元件中的至少一个包括具有晶体管单元的半导体器件，该晶体管单元包括与漂移结构形成第一 pn结的本体区。在第一控制信号超过第一阈值时，晶体管单元在本体区中形成反型沟道，其中反型沟道形成漂移结构与第一负载电极之间的连接的一部分。延迟单元生成第二控制信号，第二控制信号的后沿相对于第一控制信号的后沿延迟。在第二控制信号下降到低于比第一阈值低的第二阈值时，增强单元在漂移结构中形成反型层。反型层作为少数电荷载流子发射极起效。
[0007]根据又一实施例，一种半导体器件包括在第二控制信号下降到低于第二阈值时在漂移结构中形成反型层的增强单元。反型层作为少数电荷载流子导体起效。延迟单元生成第一控制信号，第一控制信号的后沿相对于第二控制信号的后沿延迟。晶体管单元包括与漂移结构形成第一pn结的本体区。在第一控制信号超过高于第二阈值的第一阈值时，晶体管单元在本体区中形成反型沟道。反型沟道是漂移结构与第一负载电极之间的连接的一部分。
[0008]在阅读以下详细描述以及参阅附图之后，本领域技术人员将认识到附加的特征和优点。
【附图说明】
[0009]所包括的附图用于提供对于本发明的进一步理解并且结合和构成本说明书的一部分。附图示出本发明的实施例并且与描述一起用于解释发明原理。本发明的其他实施例以及预期的优点将容易理解，因为参照以下详细描述，它们变得更好理解。
[0010]图1A示出根据实施例的具有晶体管单元和增强单元的半导体器件的部分在第一状态下的示意截面图。
[0011]图1B示出图1A的半导体器件的部分在第二状态下的示意截面图。
[0012]图1C是用于说明图1A和IB的半导体器件的去饱和周期的示意时序图。
[0013]图1D是根据实施例的具有晶体管和增强单元的不均匀分布的半导体器件的示意平面图。
[0014]图2A是根据涉及晶体管和增强单元的栅极结构的不同垂直延伸的实施例的具有晶体管和增强单元的半导体器件的一部分的示意截面图。
[0015]图2B是根据涉及具有加强的栅极电介质部分的晶体管单元的实施例的半导体器件的一部分的示意截面图。
[0016]图2C包括根据涉及在漂移结构中具有中断的反型层的晶体管单元的实施例的半导体器件的部分的截面图。
[0017]图2D包括根据涉及栅极电介质包括喙状部分的晶体管单元的实施例的半导体器件的部分的截面图。
[0018]图2E包括根据涉及在漂移结构中具有掺杂的中断区的晶体管单元的实施例的半导体器件的部分的截面图。
[0019]图3A包括根据涉及没有源极区的增强单元的实施例的半导体器件的部分的截面图。
[0020]图3B包括根据涉及在漂移结构与掺杂区之间具有掺杂中断区的增强单元的实施例的半导体器件的部分的示意截面图。
[0021]图4A为根据涉及半导体二极管的实施例的具有晶体管和增强单元的半导体器件的一部分的示意截面图。
[0022]图4B是用于说明图4A的半导体一■极管的去饱和周期的不意时序图。
[0023]图5A是根据涉及RC-1GBT的实施例的包括增强和晶体管单元的半导体器件的一部分的示意截面图。
[0024]图5B是用于说明图5A的RC-1GBT的去饱和周期的示意时序图。
[0025]图6是根据涉及空闲单元的实施例的RC-1GBT的一部分的示意截面图。
[0026]图7A是根据涉及在晶体管单元的垂直突起中形成增强单元的实施例的RC-1GBT的一部分的示意截面图。
[0027]图7B是根据涉及具有窄部分的台面段的实施例的RC-1GBT的一部分的示意截面图。
[0028]图7C是根据涉及具有窄部分的台面段的另一实施例的RC-1GBT的一部分的示意截面图。
[0029]图8A是根据实施例的延迟单元的示意方框图。
[0030]图SB是用于说明图8A的延迟单元的操作模式的简化时序图。
[0031 ]图8C是根据实施例的具有整流元件的延迟单元的示意电路图。
[0032]图8D是用于说明图SC的延迟单元的操作模式的简化时序图。
[0033]图9A是根据又一实施例的非逆导型IGBT的一部分的示意截面图。
[0034]图9B是用于说明图9A的IGBT的去饱和周期的示意简化时序图。
[0035]图9C是根据实施例的图9A的非逆导型IGBT的延迟单元的示意电路图。
[0036]图1OA是根据又一实施例的切换模式电源的示意电路图。
[0037]图1OB是根据实施例的具有η型尚侧开关的半桥电路的不意电路图。
[0038]图1lA是用于说明在形成第一和第二沟槽之后，根据涉及具有厚底部段的栅极电介质的实施例的制造半导体器件的方法的半导体基板的一部分的示意截面图。
[0039]图1lB是在沉积辅助掩模层之后，图1lA的半导体基板部分的示意截面图。
[0040]图1lC是在使辅助氧化物层凹进之后，图1lB的半导体基板部分的示意截面图。
[0041 ]图1ID是在形成第一和第二栅极电介质之后，图1IC的半导体基板部分的示意截面图。
[0042]图12Α是用于说明在去除沟槽蚀刻掩模的子层之后，根据涉及通过使用间隔体掩模形成具有喙状部分的栅极电介质的实施例的制造半导体器件的方法的半导体基板的一部分的示意截面图。
[0043]图12Β是在形成间隔体掩模层之后，图12Α的半导体基板部分的示意截面图。
[0044]图12C是在对间隔体掩模层构图以形成间隔体掩模之后，图12Β的半导体基板部分的示意截面图。
[0045]图12D是在去除第二沟槽中的间隔体掩模的部分之后，图12C的半导体基板部分的示意截面图。
[0046]图12Ε是在牺牲氧化物层的凹进之后，图12D的半导体基板部分的示意截面图。
[0047]图12F是在形成第一和第二栅极电介质之后，图12Ε的半导体基板部分的示意截面图。
[0048]图13Α是用于说明在第一和第二沟槽中使多晶半导体材料凹进之后，根据基于多晶半导体材料的间隔体的实施例的制造半导体器件的方法的半导体基板的一部分的示意截面图。
[0049]图13Β是在第一沟槽的垂直突起中形成具有开口的掩模衬里蚀刻掩模之后，图13Α的半导体基板部分的示意截面图。
[0050]图13C是在第一沟槽的上部分中选择性地形成间隔体掩模之后，图13Β的半导体基板部分的示意截面图。
[0051]图13D是在第一沟槽中形成多晶间隔体之后，图13C的半导体基板部分的示意截面图。
[0052]图13Ε是在氧化多晶间隔体之后，图13D的半导体基板部分的示意截面图。
[0053]图13F是在形成第一和第二栅极电介质之后，图13Ε的半导体基板部分的示意截面图。
[0054]图14A是用于说明在损害植入(damageimplant)之后，根据另一实施例的制造半导体器件的方法的半导体基板的一部分的示意截面图。
[0055]图14B是在形成第一和第二沟槽之后，图14A的半导体基板部分的示意截面图。
[0056]图14C是在形成牺牲氧化物层之后，图14B的半导体基板部分的示意截面图。
[0057]图14D是在形成第一和第二栅极电介质之后，图14C的半导体基板部分的示意截面图。
【具体实施方式】
[0058]在以下详细描述中，对附图做出引用，附图构成其一部分并且其中通过说明方式示出本发明可以实施的具体实施例。应理解，可以利用其它实施例并且在不偏离本发明的范围的情况下可以做出结构或逻辑改变。例如，针对一个实施例示出或描述的特征可以用于其它实施例或者与其他实施例结合以产生再另一实施例。本发明旨在包括这样的修改和变型。示例使用特定语言描述，这不应该解释为限制所附权利要求的范围。附图并未按比例并且仅用于说明目的。为了清楚，如果未另外声明，在不同附图中通过相应标记指定相同或相似元件。
[°°59] 术语“具有”、“包含”、“包括(including、comprising)”等是开放式的，并且术语指示所声明的结构、元件或特征的存在，但并不排除附加的元件或特征。冠词“一(a、an)”、“该”旨在包括复数以及单数，除非上下文中清楚地另外指明。
[0060]术语“电连接”描述电连接元件之间的永久的低欧姆连接，例如所涉及的元件之间的直接接触，或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适于信号传输的一个或多个介入元件可以设置在电耦合元件之间，例如可控的以短暂地在第一状态下提供低欧姆连接以及在第二状态下提供高欧姆电耦合的元件。
[0061 ]附图通过紧接着掺杂类型“η”或“ρ”指明或“+”来说明相对掺杂浓度。例如，“rT”意味着掺杂浓度低于“η”掺杂区域的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域并不必然具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0062]图1A示出半导体器件500的一部分，该半导体器件500可以例如是MGD(M0S栅极化二极管)、RC-1GBT或包括除了 MGD或RC-1GBT功能性以外的另外电路的器件。
[0063]半导体器件500包括晶体管单元TC和增强单元EC，其半导部分形成在半导体本体100中。半导体本体100由晶体半导体材料形成，诸如单晶硅(Si )、碳化硅(SiC)、锗(Ge )、锗化硅(SiGe)、氮化镓(GaN)、砷化镓(GaAs)或任何其他AmBv半导体。
[0064]晶体管单元TC是FET(场效应晶体管)单元并且包括第一栅极结构150，其具有传导的第一栅极电极155以及将第一栅极电极155与半导体本体100分开的第一栅极电介质151。每个晶体管单元TC还包括本体区115以及源极区110，其中本体区115与漂移结构120形成第一 pn结pnl，并且与源极区110形成第二 pn结pn2。本体区115和源极区110电连接至第一负载电极310，其可以形成或者可以电连接或耦合至第一负载端子LI。漂移结构120电连接或耦合至第二负载电极320，其可以形成或可以电连接或耦合至第二负载端子L2。
[0065]增强单元EC也是FET单元，其中每个增强单元EC包括第二栅极结构160，其具有第二栅极电极165以及将第二栅极电极165与半导体本体100电分开的第二栅极电介质161。第二栅极结构160直接邻接漂移结构120。
[0066]第一和第二栅极结构150、160可以是形成在半导体本体100的轮廓外部的平面栅极结构。根据所示实施例，第一和第二栅极结构150、160是从前侧延伸到半导体本体100内的沟槽结构。
[0067]第一和第二栅极结构150、160可以具有不同、相似或相同的维度。根据实施例，第二栅极结构160与漂移结构120之间的界面面积可以显著大于，例如比第一栅极结构150与漂移结构120之间的界面面积大至少两倍。
[0068]第一和第二栅极电极155、165可以是来自传导材料的同质结构，诸如多晶娃，或者可以具有包括一个或多个含金属层的分层结构。根据实施例，第一和第二栅极电极155、165可以由相同材料提供。
[0069]第一和第二栅极电介质151