半导体装置、其制造方法以及图形生成方法
【专利摘要】本发明涉及半导体装置及其制造方法以及图形生成方法，根据实施方式的半导体装置，具备层叠于半导体基板上的N层的量的层叠体和在所述层叠体包围周围地分离的深度互不相同的开口部，其中，所述N为2以上的整数。
【专利说明】半导体装置、其制造方法以及图形生成方法
[0001]本申请要求以美国临时专利申请62/127455号(申请日:2015年3月3日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
[0002]本实施方式一般地涉及半导体装置、其制造方法以及图形生成方法。
【背景技术】
[0003]用于谋求半导体装置的高集成化，有时采用半导体装置的3维结构。在该3维结构中，用于从各层分别地引出布线，有时在各层间将阶梯状的台阶设置于接触区域。用于形成该阶梯状的台阶，存在相应于台阶的阶数(级数)反复进行光刻及蚀刻的方法。
【发明内容】
[0004]本发明的实施方式提供可以用少的工序数制造的半导体装置。
[0005]根据本实施方式的半导体装置，具备层叠于半导体基板上的N(N为2以上的整数)层的量的层叠体和在所述层叠体包围周围地分离的深度互不相同的开口部。
【附图说明】
[0006]图1A是表示第I实施方式涉及的半导体装置的制造方法的俯视图，图1B?图1F是表示第I实施方式涉及的半导体装置的制造方法的剖视图。
[0007]图2A及图2C是表示第2实施方式涉及的半导体装置的制造方法的俯视图，图2B及图2D是表示第2实施方式涉及的半导体装置的制造方法的剖视图。
[0008]图3A?图3D是表示第2实施方式涉及的半导体装置的制造方法的剖视图。
[0009]图4A及图4B是表示第3实施方式涉及的半导体装置的制造方法的剖视图。
[0010]图5是表示第4实施方式涉及的半导体装置的制造方法的流程图。
[0011]图6是表示第5实施方式涉及的图形生成装置的简要构成的框图。
[0012]图7是表示第6实施方式涉及的图形布局方法的流程图。
[0013]图8是表示图6的图形生成装置的硬件构成的框图。
[0014]图9是表示第7实施方式涉及的非易失性半导体存储装置的简要构成例的立体图。
[0015]图1OA是表示第7实施方式涉及的非易失性半导体存储装置的简要构成例的剖视图，图1OB是对图1OA的存储单元进行放大而示的剖视图。
[0016]图11是表示第8实施方式涉及的非易失性半导体存储装置的简要构成例的立体图。
【具体实施方式】
[0017]在以下参照附图，对实施方式涉及的半导体装置及其制造方法详细地进行说明。还有，并非通过这些实施方式限定本发明。
[0018](第I实施方式)
[0019]图1A是表示第I实施方式涉及的半导体装置的制造方法的俯视图，图1B?图1F是表示第I实施方式涉及的半导体装置的制造方法的剖视图。
[0020]在图1A及图1B中，作为3维结构体而设置层叠体TA。而且，通过采用光刻技术，在层叠体TA上形成引导图形G。在引导图形G形成开口部Kl?K3。还有，在层叠体TA，例如能够设置4层量的层El?E4。在各层El?E4，例如能够设置布线层。在该布线层，例如能够设置字线。此时，层叠体TA交替地层叠字线与绝缘膜。引导图形G的材料既可以是S i O2等的硬质掩模材料，也可以是碳类的抗蚀剂材料。
[0021]接下来，如示于图1C地，在开口部Kl?K3内填充抗蚀剂R。在此，开口部Kl?K3的抗蚀剂R的各膜厚hp h2、h3能够设定为，h 3> h 2> h J0还有，在以抗蚀剂材料构成引导图形G的情况下，抗蚀剂R能够选择回流温度比引导图形G低的材料。并且，引导图形G的膜厚能够设定为，不会由于蚀刻EHl而消失。在此，作为使抗蚀剂R的膜厚Iiph2A3互不相同的方法，能够采用如下方法:在开口部Kl?K3的面积彼此相等的情况下，使开口部Kl?K3内的抗蚀剂R的体积不相同，通过使该抗蚀剂R回流而按每开口部Kl?K3使抗蚀剂R平坦化。或者，也可以用喷墨法在各开口部Kl?K3填充抗蚀剂R。
[0022]接下来，如示于图1D地，通过介由膜厚抗蚀剂R进行层叠体TA的蚀刻Hll，在层叠体TA形成深度互不相同的接触孔Hl、H2、H3。在此，在各层El?E4设置有布线层的情况下，能够使层El的布线在接触孔Hl露出，使层E2的布线在接触孔H2露出，使层E3的布线在接触孔H3露出。此时，能够对膜厚hp h2、匕进行调整，使得在接触孔Hl露出层El的布线时，在接触孔H2露出层E2的布线，在接触孔H3露出层E3的布线。还有，也可以在形成接触孔H1、H2、H3之后，去除引导图形G。
[0023]接下来，如示于图1E地，在接触孔Hl?H3的侧壁分别形成侧壁绝缘膜Dl?D3之后，在接触孔Hl?H3内分别埋入接触插塞Vl?V3。
[0024]接下来，如示于图1F地，在层叠体TA上形成分别介由接触插塞Vl?V3而层叠连接于各层El?E3的引出线Wl?W3。
[0025]在此，通过介由膜厚互不相同的抗蚀剂R对层叠体TA进行蚀刻，能够以I次蚀刻工序形成深度互不相同的接触孔Hl?H3。因此，用于形成深度互不相同的接触孔Hl?H3，不必重复蚀刻工序，能够减少工序数。并且，用于在层叠体TA上形成膜厚互不相同的抗蚀剂R，通过在层叠体TA上设置引导图形G，能够防止填充于开口部Kl?K3的抗蚀剂R向外流出。因此，能够使抗蚀剂R的膜厚高精度化，能够使深度互不相同的接触孔Hl?H3的深度高精度化。
[0026](第2实施方式)
[0027]图2A及图2C是表示第2实施方式涉及的半导体装置的制造方法的俯视图，图2B、图2D及图3A?图3D是表示第2实施方式涉及的半导体装置的制造方法的剖视图。
[0028]在图2A及图2B中，在基底层BS上形成层叠体TA，并通过采用光刻技术，在层叠体TA上形成引导图形G。在此，引导图形G具有开口部Kl?K3。还有，基底层BS既可以是半导体基板，也可以是绝缘体，又可以是导电体。也可以在基底层BS形成集成电路。
[0029]接下来，在图2C及D中，对于以旋涂等的方法在层叠体TA上同样地涂敷的抗蚀剂R，通过介由曝光掩模EM照射曝光光EX，在抗蚀剂R中形成曝光掩模EM上的遮光图形Al?A3的潜像Z。在此，抗蚀剂R的膜厚能够在各开口部Kl?K3中设定为h。。并且，曝光掩模EM上的遮光图形Al?A3形成缝隙，并对应于各开口部Kl?K3确定其形状。例如，能够对缝隙的条数进行设定，使得按各开口部Kl?K3互不相同。或者，能够对缝隙的宽度进行设定，使得按各开口部Kl?K3互不相同。
[0030]接下来，如示于图3A地，通过对形成有潜像Z的抗蚀剂R进行显影，按各开口部Kl?K3在抗蚀剂R形成脱模图形NPl?NP3。
[0031]接下来，如示于图3B地，通过对抗蚀剂R进行热处理，使抗蚀剂R回流。该热处理的温度能够设定为抗蚀剂的玻化温度以上。
[0032]接下来，如示于图3C地，通过进行抗蚀剂R的蚀刻EH2，使抗蚀剂R平坦化，将各开口部Kl?K3的抗蚀剂R的膜厚设定为hp h2、h3。还有，通过图3B的回流，在抗蚀剂R充分地平坦化的情况下，图3C的工序也可以省略。此时，图3A的开口部Kl中的抗蚀剂R的覆盖率能够设定为h/h。，图3A的开口部K2中的抗蚀剂R的覆盖率能够设定为h2/h。，图3A的开口部K3中的抗蚀剂R的覆盖率能够设定为h3/h。。并且，若以开口部Kl的面积为K1,则遮光图形Al的面积A1能够以A1= K1Xh1ZX给出。若以开口部K2的面积为1(2，则遮光图形A2的面积A2能够以A2= K2Xh2/h。给出。若以开口部K3的面积为K3，则遮光图形A3的面积A3能够WA3=K3Xh3/h。给出。
[0033]接下来，如示于图3D地，通过介由膜厚hp h2、113的抗蚀剂R对层叠体TA进行蚀亥IJ，在层叠体TA形成深度互不相同的接触孔H1、H2、H3。在此，接触孔Hl、H2、H3的各深度山、(12、(13能够设定为，d:> d2> d3o还有，在蚀刻EH2时，若以抗蚀剂R的蚀刻率为HER，以层叠体TA的蚀刻率为EHA，则例如，h2- h 1= Ah能够以以下的式给出。
[0034]Ah= AdXEHR/EHA
[0035]其中，Ad= d2— dp
[0036]在此，通过在抗蚀剂R形成脱模图形NPl?NP3，能够使各开口部Kl?K3的抗蚀剂R的体积的控制高精度化，能够使膜厚匕、h2、h3高精度化。并且，通过在层叠体TA上设置引导图形G，能够防止填充于开口部Kl?K3的抗蚀剂R在回流时向外流出，能够防止膜厚比、h2、113从设定值偏离。
[0037]图4A及图4B是表示第3实施方式涉及的半导体装置的制造方法的剖视图。
[0038]在图4A的例中，设置曝光掩模EM ’以代替曝光掩模EM。在曝光掩模EM '中，设置遮光图形Al'?A3'以代替图2C的遮光图形Al?A3。相对于在曝光掩模EM中，用于对遮光图形Al?A3的面积进行调整而设置缝隙，在曝光掩模EM ’中，用于对遮光图形Al ;?A3'的面积进行调整而去除外周，遮光图形Al '?A3'按每开口部Kl?K3连续。
[0039]接下来，如示于图4B地，以旋涂等的方法在层叠体TA上同样地涂敷抗蚀剂R。此时，在各开口部Kl?K3中抗蚀剂R的膜厚能够设定为h。。接下来，通过介由曝光掩模EM丨将曝光光EX照射于抗蚀剂R，在抗蚀剂R形成潜像Z丨。在此，在抗蚀剂R，能够对应于遮光图形Al'?A3'的去除部而形成潜像Z'。
[0040]在图4A的例中，相比于图2C的例，能够使图形的线宽和/或间隔变大。因此，在图4A的例中，相比于图2C的例，能够使曝光时的分辨率下降，能够使曝光处理的成本降低。
[0041]图5是表示第4实施方式涉及的半导体装置的制造方法的流程图。
[0042]在图5中，在被加工基板上形成引导材料(SI)。被加工基板例如能够采用图1B的层叠体TA。接下来，通过以引导图形形成用掩模使引导材料图形化，在被加工基板上形成引导图形(S2)。引导图形例如能够采用图1A的引导图形G。接下来，将回流用抗蚀剂涂敷于引导图形上(S3)。接下来，通过以回流用抗蚀剂的图形形成用掩模使回流用抗蚀剂图形化，在回流用抗蚀剂形成脱模图形(S4)。回流用抗蚀剂的图形形成用掩模例如既可以采用图2C的曝光掩模EM，也可以采用图4A的曝光掩模EM ’。接下来，通过使回流用抗蚀剂回流(S5)，在以引导图形划分的每区域使回流用抗蚀剂平坦化，并使回流用抗蚀剂的膜厚变化。接下来，通过介由回流用抗蚀剂对被加工基板进行蚀刻(S6)，在被加工基板形成深度互不相同的开口部。接下来，去除在蚀刻后所残留的引导图形及回流用抗蚀剂(S7)。接下来，对是否需要以引导图形覆盖的部分的掘入进行判断(S8)。而且，在需要以引导图形覆盖的部分的掘入的情况下，进行以引导图形覆盖的部分的掘入(S9)。
[0043]图6是表示第5实施方式涉及的图形生成装置的简要构成的框图。
[0044]在图6中，在图形生成装置，设置引导图形生成装置22及掩模图形生成装置23。作为图形生成装置的外围设备而设置CAD系统21。在引导图形生成装置22，设置提取3维结构体的台阶区域的台阶区域计算部22A、对台阶区域的周围的引导区域进行计算的引导区域计算部22B及在引导区域对引导图形进行配置的引导布局计算部22C。在掩模图形生成装置23，设置对得到3维结构体的开口部的互不相同的深度所需的抗蚀剂的膜厚分布进行计算的膜厚分布计算部23A、对得到以膜厚分布计算部23A所计算出的膜厚分布所需的抗蚀剂的体积按每开口部进行计算的抗蚀剂体积计算部23B和对得到以抗蚀剂体积计算部23B所计算出的体积所需的掩模布局进行计算的掩模布局计算部23C。
[0045]而且，在CAD系统21中，按每层制作3维结构体的设计布局数据Fl，送到引导图形生成装置22。而且，在台阶区域计算部22A中，从各层的设计布局数据Fl提取台阶区域。然后，在台阶区域计算部22B中，从3维结构体提取包围台阶区域的底部的引导区域。该引导区域能够设定于3维结构体的平坦部。并且，优选:该引导区域选择从3维结构体作为器件而起作用来讲不会对工作产生影响的区域。而且，优选:该引导区域选择从对3维结构体作为器件进行加工来讲不会对工序产生影响的区域。而且，在引导布局计算部22C中，包围台阶区域的底部的引导图形配置于引导区域。该引导图形的布局信息F2送到掩模图形生成装置23。并且，在掩模图形生成装置23，输入3维结构体的具有互不相同的深度的开口部的深度信息F3。该深度信息F3能够以从3维结构体的表面直到台阶区域的底部位置的距离给出。而且，在膜厚分布计算部23A中，按每开口部计算得到3维结构体的开口部的深度所需的抗蚀剂的膜厚。而且，在抗蚀剂体积计算部23B中，按每开口部计算得到以膜厚分布计算部23A所计算出的膜厚分布所需的抗蚀剂的体积。接下来，在掩模布局计算部23C中，按每开口部生成对得到以抗蚀剂体积计算部23B所计算出的体积所需的脱模图形。该脱模图形例如能够采用图3A的脱模图形NPl?NP3。
[0046]图7是表示第6实施方式涉及的图形布局方法的流程图。
[0047]在图7中，取得被加工基板的加工后的掘入深度的分布(Sll)。该掘入深度能够按设计值给出。接下来，对引导图形形成用掩模的布局进行定义(S12)。并且，选择引导图形的材料及回流用抗蚀剂。此时，能够对引导图形的材料进行选择，使得在回流用抗蚀剂回流时，引导图形的材料不回流(S13)。接下来，根据加工后的掘入深度的分布对回流用抗蚀剂的必要膜厚分布进行计算(S14)。接下来，在得到加工后的掘入深度的分布时使得引导图形会残留地对引导材料的必要膜厚进行计算(S15)。接下来，对回流用抗蚀剂的图形形成用掩模的布局进行定义(S16)。
[0048]图8是表示图6的图形生成装置的硬件构成的框图。
[0049]在图8中，在图6的图形生成装置，能够设置包括CPU等的处理器1、对固定性的数据进行存储的R0M2、对于处理器I提供工作区等的RAM3、进行人与计算机之间的中介的人机界面4、提供与外部的通信手段的通信接口 5和对用于使处理器I工作的程序和/或各种数据进行存储的外部存储装置6，处理器1、R0M2、RAM3、人机界面4、通信接口 5及外部存储装置6介由总线7而连接。
[0050]还有，作为外部存储装置6，例如能够采用硬盘等的磁盘、DVD等的光盘、USB存储器和/或存储卡等的可移动性半导体存储装置等。并且，作为人机界面4，例如能够采用键盘和/或鼠标和/或触摸面板作为输入接口，采用显示器和/或打印机等作为输出接口。并且，作为通信接口 5，例如能够采用用于连接于互联网和/或LAN等的LAN卡和/或调制解调器和/或路由器等。在此，在外部存储装置6，安装有引导图形生成程序6a及掩模图形生成程序6b。
[0051]而且，若在处理器I执行引导图形生成程序6a，则提取3维结构体的台阶区域，生成包围该台阶区域的底部的引导图形。并且，若在处理器I执行掩模图形生成程序6b，则按每开口部计算得到直至台阶区域的底部为止的深度所需的抗蚀剂的膜厚，按每开口部生成在回流后得到该膜厚所需的脱模图形。
[0052]还有，使处理器I执行的引导图形生成程序6a及掩模图形生成程序6b既可以存储于外部存储装置6，在程序的执行时读入于RAM3，也可以将引导图形生成程序6a及掩模图形生成程序6b预先存储于R0M2，又可以介由通信接口 5取得引导图形生成程序6a及掩模图形生成程序6b。并且，引导图形生成程序6a及掩模图形生成程序6b既可以使独立计算机执行，也可以使云计算机执行。
[0053]图9是表示第7实施方式涉及的非易失性半导体存储装置的简要构成例的立体图。还有，在图9中，取层叠4层字线、设置8条位线的情况为例。
[0054]在图9中，在非易失性半导体存储装置，设置单元阵列区域RM。在单元阵列区域RM中，通过在深度方向DE3依次层叠字线WLl?WL4而构成3维结构体。而且，通过柱状体PS贯通字线WLl?WL4，在柱状体PS与各字线WLl?WL4的交点部分形成存储单元。此时，通过柱状体PS在行方向DEl及列方向DE22维地排列，存储单元3维地配置于单元阵列区域RM。在图9的例中，存储单元仅在行方向DEl配置8个，在列方向DE2配置4个，在深度方向DE3配置4个。此时，各字线WLl?WL4能够按同一行及同一列的存储单元所共有。在单元阵列区域RM下，设置源侧选择栅线SGS。在单元阵列区域RM上，设置漏侧选择栅线S⑶。漏侧选择栅线S⑶按每行分离。在源侧选择栅线SGS下设置源层B2。并且，字线驱动电路B1、源侧选择栅线驱动电路B3及漏侧选择栅线驱动电路B4并联于源层B2而配置。还有，字线驱动电路B1、源层B2、源侧选择栅线驱动电路B3及漏侧选择栅线驱动电路B4能够形成于半导体基板。
[0055]在源侧选择栅线SGS上，形成引出线W5。而且，源侧选择栅线SGS介由引出线W5连接于源侧选择栅线驱动电路B3。在漏侧选择栅线SGD上，位线BLO?BL7形成于列方向DE2。并且，在漏侧选择栅线S⑶上，引出线W6形成于行方向DEl。而且，漏侧选择栅线S⑶介由引出线W6连接于漏侧选择栅线驱动电路B4。在字线WL4上，引出线Wl?W4分别对应于字线WLl?WL4形成于行方向DEl。而且，字线WLl?WL4分别介由引出线Wl?W4连接于字线驱动电路BI。
[0056]在此，字线WLl介由接触插塞Vl连接于引出线Wl。接触插塞Vl贯通字线WL2?WL4，并与字线WLl电连接。字线WL2介由接触插塞V2连接于引出线W2。接触插塞V2贯通字线WL3、WL4，并与字线WL2电连接。字线WL3介由接触插塞V3连接于引出线W3。接触插塞V3贯通字线WL4，并与字线WL3电连接。字线WL4介由接触插塞V4连接于引出线W4。接触插塞V4与字线WL4电连接。
[0057]图1OA是表示第7实施方式涉及的非易失性半导体存储装置的简要构成例的剖视图，图1OB是对图1OA的存储单元进行放大而示的剖视图。
[0058]在图1OA中，在字线WLl?WL4间形成层间绝缘膜MD。而且，通过字线WLl?WL4与层间绝缘膜MD交替地层叠于深度方向DE3而构成层叠体TA。还有，字线WLl?WL4的材料既可以是添加杂质的多晶硅，也可以是W等的金属。层间绝缘膜MD的材料例如能够采用氧化硅膜。在此，在层叠体TA，相邻于单元阵列区域RM而设置字线引出区域RW。在层叠体TA的周围形成绝缘膜15、16。
[0059]而且，在单元阵列区域RM中，形成在深度方向DE3贯通字线WLl?WL4的存储孔MH。而且，通过在存储孔MH埋入柱状体PS而在与各字线WLl?WL4的交点部分形成存储单元NA。
[0060]在此，如示于图1OB地，在柱状体PS的中心形成柱状半导体11。在存储孔MH的内面与柱状半导体11之间形成隧道绝缘膜12，在存储孔MH的内面与隧道绝缘膜12之间形成电荷捕获层13，在存储孔MH的内面与电荷捕获层13之间形成阻挡绝缘膜14。柱状半导体11例如能够采用Si等的半导体。还有，也可以沿着柱状半导体11的中心轴埋入绝缘体。隧道绝缘膜12及阻挡绝缘膜14例如能够采用氧化硅膜。电荷捕获层13例如既可以采用氮化硅膜、也可以采用ONO膜(氧化硅膜/氮化硅膜/氧化硅膜的3层结构)，又可以采用ONOS膜(氧化硅膜/氮化硅膜/氧化硅膜/氮氧化硅膜的4层结构)。
[0061]另一方面，在字线引出区域RW中，如示于图1OA地，在层叠体TA，形成深度互不相同的接触孔Hl?H4。接触孔Hl贯通字线WL2?WL4及层间绝缘膜MD，并到达字线WL1。接触孔H2贯通字线WL3、WL4及层间绝缘膜MD，并到达字线WL2。接触孔H3贯通字线WL4及层间绝缘膜MD，并到达字线WL3。接触孔H4贯通层间绝缘膜MD，并到达字线WL4。在接触孔Hl?H4的侧壁，形成侧壁绝缘膜Dl?D4。还有，侧壁绝缘膜Dl?D4的材料例如能够采用氧化硅膜。而且，以侧壁绝缘膜Dl与字线WL2?WL4绝缘地在接触孔Hl埋入接触插塞VI。并且，以侧壁绝缘膜D2与字线WL3、WL4绝缘地在接触孔H2埋入接触插塞V2。并且，以侧壁绝缘膜D3与字线WL4绝缘地在接触孔H3埋入接触插塞V3。并且，在接触孔H4介由侧壁绝缘膜D4埋入接触插塞V4。
[0062]在此，通过将深度互不相同的接触孔Hl?H4形成于层叠体TA，不必在形成接触孔Hl?H4之前在字线WLl?WL4间设置台阶，能够减少工序数。
[0063]图11是表示第8实施方式涉及的非易失性半导体存储装置的简要构成例的立体图。
[0064]虽然在图10中，示出去除层叠体TA上的引导图形G的构成，但是如示于图11地，也可以残留层叠体TA上的引导图形G。该情况下，能够省略去除引导图形G的工序，能够减少工序数。
[0065]还有，虽然在所述的实施方式中，取形成深度互不相同的接触孔的方法为例，但是也可以应用于将深度互不相同的离子注入层形成于被加工基板的方法。
[0066]虽然对本发明的几个实施方式进行了说明，但是这些实施方式提示为例，并非用于对发明的范围进行限定。这些新的实施方式可以在其他的各种方式下实施，在不脱离发明的要旨的范围，能够进行各种省略、替换、变更。这些实施方式和/或其变形包括于发明的范围和/或要旨中，并包括于记载于技术方案的发明及其等同的范围中。
【主权项】
1.一种半导体装置，其特征在于，具备: 层叠于半导体基板上的N层的量的层叠体，其中，N为2以上的整数；和 在所述层叠体包围周围地分离的、深度互不相同的开口部。2.根据权利要求1所述的半导体装置，其特征在于: 具备设置于所述层叠体上的、对所述开口部进行划分的引导图形。3.根据权利要求2所述的半导体装置，其特征在于: 所述引导图形配置于所述层叠体的平坦部。4.根据权利要求2所述的半导体装置，其特征在于: 所述引导图形采用与所述层叠体不同的材料。5.根据权利要求1所述的半导体装置，其特征在于: 所述层叠体具备N层的量的字线； 所述开口部为分别对应于所述N层的量的字线的N个接触孔。6.根据权利要求5所述的半导体装置，其特征在于: 下层的字线的接触孔贯通上层的字线。7.根据权利要求6所述的半导体装置，其特征在于，具备: N个接触插塞，其分别埋入于所述N个接触孔；和 N条引出线，其分别介由所述N个接触插塞分别连接于所述N层的量的字线。8.根据权利要求7所述的半导体装置，其特征在于: 具备贯通所述N层的量的字线的柱状体； 所述柱状体具备: 能形成沟道的中心体， 形成于所述中心体的外周面的隧道绝缘膜， 形成于所述隧道绝缘膜的外周面的电荷捕获膜，和 形成于所述电荷捕获膜的外周面的阻挡绝缘膜。9.一种半导体装置的制造方法，其特征在于，包括以下工序: 在半导体基板上形成3维结构体的工序； 在所述3维结构体上形成对应于要形成于所述3维结构体的开口部的引导图形的工序; 在所述3维结构体上形成以所述引导图形划分的厚度互不相同的抗蚀剂膜的工序；和以使得所述开口部的深度互不相同的方式，介由所述抗蚀剂膜对所述3维结构体进行蚀刻的工序。10.根据权利要求9所述的半导体装置的制造方法，其特征在于， 在所述3维结构体上形成以所述引导图形划分的厚度互不相同的抗蚀剂膜的工序，包括以下工序: 在所述3维结构体上形成在所述引导图形内厚度彼此相等且面积互不相同的抗蚀剂膜的工序；和 通过使所述抗蚀剂膜回流而使所述抗蚀剂膜的厚度不同的工序。11.根据权利要求10所述的半导体装置的制造方法，其特征在于: 通过使用于所述抗蚀剂膜的曝光的曝光掩模的遮光图形的疏密不同，来使所述抗蚀剂膜的面积互不相同。12.根据权利要求9所述的半导体装置的制造方法，其特征在于: 所述3维结构体为交替地层叠有字线和绝缘膜的层叠体。13.根据权利要求12所述的半导体装置的制造方法，其特征在于: 按各层的每个字线设定所述开口部的深度。14.根据权利要求13所述的半导体装置的制造方法，其特征在于，包括以下工序: 在所述开口部的侧壁形成侧壁绝缘膜的工序；和 在所述开口部埋入电连接于各层的每个字线的接触插塞的工序。15.一种图形生成方法，其特征在于，包括以下步骤: 提取3维结构体的台阶区域的步骤； 计算所述台阶区域的周围的引导区域的步骤；和 在所述引导区域配置引导图形的步骤。16.根据权利要求15所述的图形生成方法，其特征在于: 所述引导区域设定于所述3维结构体的平坦部。17.根据权利要求15所述的图形生成方法，其特征在于: 所述引导图形设定为，包围所述台阶区域的底部。18.一种图形生成方法，其特征在于，包括以下步骤: 取得3维结构体的具有互不相同的深度的开口部的深度信息的步骤； 计算得到所述深度所需的抗蚀剂的膜厚分布的步骤； 按每个所述开口部计算得到所述膜厚分布所需的抗蚀剂的体积的步骤；和 按每个所述开口部生成得到所述体积所需的抗蚀剂的脱模图形的步骤。19.根据权利要求18所述的图形生成方法，其特征在于: 所述3维结构体为交替地层叠有字线和绝缘膜的层叠体。20.根据权利要求19所述的图形生成方法，其特征在于: 所述深度信息为与字线实现接触的接触孔的深度信息。
【文档编号】H01L27/115GK105938835SQ201510459663
【公开日】2016年9月14日
【申请日】2015年7月30日
【发明人】永井聪, 米田荣仁, 松永健太郎, 庄浩太郎
【申请人】株式会社东芝