分栅式快闪存储器的版图、掩膜版及制造方法
【专利摘要】本发明提供一种分栅式快闪存储器的版图、掩膜版及制造方法，本发明的技术方案将现有技术中的两层浮栅版图层合并为一层，将对应于字线带区域的浮栅版图的尺寸增大，获得了相应的版图设计、浮栅掩膜版和字线接触孔掩膜版，从而使得在本发明的分栅式快闪存储器制造方法中，能够通过一步光刻工艺下定义出浮栅区域，并降低了相应区域的浮栅介质层的刻蚀开口深宽比，并避免由于刻蚀开口深宽比过高而导致的聚合物残留过多的问题，同时大大简化了工艺步骤，降低了制造成本。
【专利说明】
分栅式快闪存储器的版图、掩膜版及制造方法
技术领域
[0001] 本发明设及半导体制造领域，尤其设及一种分栅式快闪存储器的版图、掩膜版及 制造方法。
【背景技术】
[0002] 一般而言，闪存(flash memory)包括两种基本结构:栅极叠层(Stackgate)和分栅 (splitgate)式结构。请参考图1A，现有的一种分栅式快闪存储器的存储单元结构包括:半 导体衬底10、漏区（即位线bit line,BL) 111、源区112、源线多晶娃层（即源线source line, 化）12、浮栅氧化层13、浮栅多晶娃层（floating gate，FG)14、第一侧墙（FG spacerl， FGSPl) 151、第二侧墙 152(FG spaced,FGSPl)、隧穿氧化层 16(Tunnel Oxide)、字线多晶娃 层（即字线word line,WL) 17W及字线侧墙IS(WLSP)。在该分栅式闪存单元编程(program) 时，字线作为控制栅(con化Ol gate,CG)，在源线多晶娃层12上施加高电压、字线多晶娃层 17施加可W打开沟道的电压W及通过漏区11上灌入恒电流，且源线多晶娃层12处于高电 位，在所述高电位的作用下，一方面，沟道中会产生热电子，另一方面所述高电位会被禪合 到浮栅多晶娃层14,所述浮栅多晶娃层14产生一个禪合电压，在所述禪合电压的作用下，电 子由所述浮栅多晶娃层14靠近源区被注入到浮栅多晶娃层14,从而实现编程。上述分栅式 快闪存储器的浮栅区域的定义通常是基于图IB所示的版图设计(Layout)来实现，在该版图 设计中，浮栅版图包括两层:一层是用于光刻定义出第一侧墙151及其下方的浮栅多晶娃层 14的区域的浮栅版图层(FG patternHlO,另一层是用于在源线多晶娃层12形成后光刻定 义出字线带区域(Word line strap)的浮栅版图层(FLG2 pattern) 120。因此需要两步光刻 工艺才能定义出浮栅区域，工艺复杂。而且由于浮栅版图层(FLG化attern)12定义的浮栅氮 化娃层开口线宽(CD),即Hl为0.1加 m，使得依据浮栅版图层12的图案而刻蚀浮栅氮化娃层 而形成的开口深宽比（aspect ratio)较高，容易产生大量的刻蚀残留聚合物191，进而影响 字线带区域填充的隔离氧化层（未图示）的隔离性能，同时使得源线多晶娃层12的接触区 (SL CT area, 121与字线多晶娃层17的接触区（CG CT area)171之间的阔值电压降低，进而 造成存储单元失效。
[0003] 因此，需要一种新的分栅式快闪存储器的版图、掩膜版及制造方法，能够在一步光 刻工艺下定义出浮栅区域，简化工艺，提高器件性能。
【发明内容】
[0004] 本发明的目的在于提供一种分栅式快闪存储器的版图、掩膜版及制造方法，能够 在一步光刻工艺下定义出浮栅区域，简化工艺，提高器件性能。
[0005] 为解决上述问题，本发明提出一种分栅式快闪存储器的版图，包括一层浮栅版图 层W及位于所述浮栅版图层上方的一层字线接触孔版图层;所述浮栅版图层中的每个浮栅 图区包括两端的直条状区域W及续接在直条状区域之间的S形曲线区域，所述S形曲线区域 包括两个凹向相反且连为一体的弯曲部，每个弯曲部的凹口中间位置伸出一凸脚，所述凸 脚的末端与另一弯曲部的背部外边缘相齐平;所述字线接触孔版图层中的每个字线接触孔 版图区的投影位于所述弯曲部的凹口中，且横放在所述凸脚上并与所述弯曲部的其余部分 均保持一定间隙。
[0006] 进一步的，所述弯曲部的线宽为0.26皿±0.03皿。
[0007] 进一步的，所述弯曲部的凹口宽度小于0.82皿。
[0008] 进一步的，每个S形曲线区域的两个凹向相反的弯曲部的背部外边缘之间距离小 于0.55皿。
[0009] 进一步的，所述凸脚的线宽为0.26皿±0.03皿。
[0010] 进一步的，所述凸脚的侦赃缘到所述弯曲部的凹日侦脚缘的距离为0.24皿± 0.03 Jifflo
[00川进一步的，所述字线接触孔版图区的线宽为0.16曲1±0.02皿。
[0012] 进一步的，所述字线接触孔版图区的投影的图案为矩形，所述矩形的长边横放在 所述凸脚上，所述矩形每侧比所述凸脚长出0. Hwn± 0.02WI1，所述矩形边缘到所述弯曲部 的凹口侧边缘的距离大于0.1 wn，到所述弯曲部背部内边缘的距离为0.07WI1 ±0.0 lwii。
[0013] 本发明还提供一种用于分栅式快闪存储器的浮栅掩膜版，通过利用上述任一项所 述的分栅式快闪存储器的版图而制成，具有所述的分栅式快闪存储器的版图中的浮栅版图 层图案，能够在一步光刻工艺下定义出分栅式快闪存储器的浮栅区域。
[0014] 本发明还提供一种用于分栅式快闪存储器的字线接触孔掩膜版，通过利用上述的 分栅式快闪存储器的版图而制成，具有所述的分栅式快闪存储器的版图中的字线接触孔版 图层图案。
[0015] 本发明还提供一种分栅式快闪存储器的制造方法，包括：
[0016] 提供具有存储区和外围区的半导体衬底，在所述半导体衬底上依次形成浮栅氧化 层、浮栅多晶娃层W及浮栅介质层；
[0017] 采用上述的浮栅掩膜版，对所述浮栅介质层进行光刻W及刻蚀，W在所述存储区 相应位置的浮栅介质层中形成侧墙开口，同时在所述外围区相应位置的浮栅介质层中形成 字线隔离沟槽；
[0018] 在所述侧墙开口中形成第一侧墙，所述第一侧墙的材料同时填满所述字线隔离沟 槽；
[0019] 刻蚀所述侧墙开口中的浮栅多晶娃层及其下方的浮栅氧化层至所述半导体衬底 表面；
[0020] 在所述侧墙开口的浮栅多晶娃层及浮栅氧化层侧壁上形成第二侧墙；
[0021 ]在所述侧墙开口中形成源线多晶娃层；
[0022] 去除所述存储区和外围区的浮栅介质层，并对所述存储区和外围区暴露出的浮栅 多晶娃层及浮栅氧化层进行刻蚀，刻蚀停止在所述半导体衬底表面；
[0023] 在所述存储区和外围区暴露出的半导体衬底表面上依次形成隧穿氧化层W及字 线；
[0024] 采用上述的字线接触孔掩膜版，进行相应的光刻、刻蚀W及金属填充工艺，W形成 与所述字线导电接触的字线接触孔结构。
[0025] 与现有技术相比，本发明的技术方案具有W下有益效果：
[0026] 1、本发明的分栅式快闪存储器的版图，将现有技术中的两层浮栅版图层合并为一 层，将对应于字线带区域的浮栅版图的CD增大，进而降低了该区域的氮化娃等浮栅介质层 的刻蚀开口深宽比，能够在一步光刻工艺下定义出浮栅区域，简化工艺，并避免由于刻蚀开 口深宽比过高而导致的聚合物残留过多的问题。
[0027] 2、本发明的浮栅掩膜版和字线接触孔掩膜版均基于本发明的分栅式快闪存储器 的版图而制成，能够实现一步光刻工艺定义出浮栅区域的目的，简化工艺。
[0028] 3、本发明的分栅式快闪存储器制造方法，利用基于分栅式快闪存储器的版图而制 成的浮栅掩膜版和字线接触孔掩膜版，来制作分栅式快闪存储器，能够基于一步浮栅光刻 工艺后的图案，对浮栅多晶娃层上的氮化娃等浮栅介质层进行刻蚀，刻蚀开口的深宽比较 低，刻蚀残留的聚合物较少，能够保证刻蚀和填充效果，降低了器件失效率，且同时省略了 现有技术中在源线多晶娃形成后的字线带区域的浮栅介质层的二次光刻、刻蚀W及隔离氧 化层的沉积和CMP等工艺，从而大大简化工艺，降低了制造成本。
【附图说明】
[0029] 图IA是现有的一种分栅式快闪存储器的剖面结构示意图；
[0030] 图IB是现有的分栅式快闪存储器的版图结构示意图；
[0031 ]图IC是现有的分栅式快闪存储器的接触孔工艺后的SEM图；
[0032] 图2是现有的基于图IB的版图设计的分栅式快闪存储器制造方法流程图；
[0033] 图3A至图3F是图2所示的分栅式快闪存储器制造方法中的器件结构剖面图；
[0034] 图4是本发明的分栅式快闪存储器的版图结构示意图；
[0035] 图5是本发明基于图4的版图设计的分栅式快闪存储器制造方法流程图；
[0036] 图6A至图6E是图5所示的分栅式快闪存储器制造方法中的器件结构剖面图。
【具体实施方式】
[0037] 请参考图2W及图3A至图3F，基于图IB所示的版图设计，现有的分栅式快闪存储器 制造方法，包括W下步骤：
[0038] S201，提供具有存储区1(其结构对应图IB中沿XX'线的剖面)和外围区IK其结构 对应图IB中沿YY'线的剖面)的半导体衬底10,请参考图3A，在所述半导体衬底10上依次形 成浮栅氧化层13、浮栅多晶娃层14W及浮栅氮化娃层19(即FG SiN D巧工艺）；
[0039] S202,采用基于图IB所示的版图中的第一层浮栅版图层(FG pattern)形成的掩膜 版，对所述浮栅氮化娃层19进行第一次光刻W及刻蚀（即FG photo&FG SiN etch工艺），请 参考图3B，W在所述存储区I的浮栅氮化娃层19中形成侧墙开口 15;
[0040] S203,通过第一侧墙材料的沉积W及自对准刻蚀工艺（即FG Spacerl LPTEOS (kp&FG Spacerletch工艺），在所述侧墙开口 15中形成第一侧墙151，如图3B所示；
[0041] S204,刻蚀所述侧墙开口中的浮栅多晶娃层14及其下方的浮栅氧化层13至所述半 导体衬底10表面(即FGPLl etch工艺），如图3C所示；
[0042] S205,通过第二侧墙材料的沉积W及自对准刻蚀工艺（目阳G Spacer2 d邱/etch工 艺），在所述侧墙开口的浮栅多晶娃层14及浮栅氧化层13侧壁上形成第二侧墙152,如图3C 所示；
[0043] S206,通过源线多晶娃沉积W及化学机械抛光工艺（即Source poly dep&Source poly CMP工艺)在所述侧墙开口中形成源线多晶娃层12,如图3C所示；
[0044] S207,采用基于图IB所示的版图中的第二层浮栅版图层(FLG化attern)形成的掩 膜版，对所述浮栅氮化娃层19进行第二次光刻W及刻蚀（即FLG2 photo&FLG2 SiN etch工 艺），W在所述外围区II的浮栅氮化娃层19中形成字线隔离沟槽(WL Strap pitch)170,如 图3D所示；
[0045] S208,在所述字线隔离沟槽中填充隔离氧化层172,并平坦化至所述浮栅氮化娃层 19表面（即FLG20xide 皿P d巧&FLG20xide CMP)，如图3E所示；
[0046] S209,采用湿法工艺去除所述存储区I和外围区II的浮栅氮化娃层（即FG SiN remove工艺），并对所述存储区I和外围区II暴露出的浮栅多晶娃层14及浮栅氧化层13进行 刻蚀(FG2etch)，刻蚀停止在所述半导体衬底10表面，如图3F所示；
[0047] S210,通过氧化层沉积、多晶娃沉积W及相应的光刻、刻蚀工艺，在所述存储区I和 外围区II暴露出的半导体衬底10表面上依次形成隧穿氧化层16W及字线17;
[0048] S211，采用基于图IB所示的版图中的字线接触孔版图层形成的掩膜版，进行相应 的光刻、刻蚀W及金属填充工艺，W形成与所述字线导电接触的字线接触孔结构。
[0049] 由此可见，现有的分栅式快闪存储器制造方法，需要通过步骤S202和步骤S207的 两个不同的掩膜版进行两次光刻，才能定义出存储区和外围区的浮栅区域，工艺复杂，而且 在步骤S207中刻蚀的浮栅氮化娃层19的开口深宽比较大，容易产生大量的刻蚀聚合物残 留，进而影响步骤S208中隔离氧化层172的填充效果，造成后续获得的器件失效。
[0050] 本发明针对上述现有技术中出现的问题，在设计分栅式快闪存储器的浮栅区域的 版图时，将图IB所示的现有技术中的两层浮栅版图层110、120合并成一层版图层，并且增大 了浮栅版图层120的线宽(CD),进而获得了图4所示的版图，利用该版图进行分栅式快闪存 储器制造时，可W将分栅式快闪存储器的浮栅区域由一步光刻(FG)定义出来，从而简化了 工艺，同时能够降低浮栅氮化层用于形成字线隔离槽的开口的深宽比，避免出现大量的刻 蚀残留聚合，从而保证了开口填充效果，提高了器件性能。
[0051] 下面结合附图对本发明的分栅式快闪存储器的版图、掩膜版W及制造方法作进一 步的说明，然而，本发明可W用不同的形式实现，不应只是局限在所述的实施例。
[0052] 请参考图4,本发明提出一种分栅式快闪存储器的版图，包括一层浮栅版图层21W 及位于所述浮栅版图层21上方的一层字线接触孔版图层22;所述浮栅版图层21中的每个浮 栅图区包括两端的直条状区域211W及续接在直条状区域211之间的S形曲线区域212,所述 S形曲线区域212包括两个凹向相反且连为一体的弯曲部2121，每个弯曲部2121的凹口中间 位置伸出一凸脚2122,所述凸脚2122的末端与另一弯曲部2121的背部外边缘相齐平;所述 字线接触孔版图层22中的每个字线接触孔版图区的投影位于所述弯曲部2121的凹口中，且 横放在所述凸脚2122上并与所述弯曲部2121的其余部分均保持一定间隙，具体地，每段弯 曲部2121的线宽a为0.26皿±0.03皿，其凹口宽度j小于0.82皿，每个S形曲线区域212的两 个凹向相反的弯曲部2121的背部外边缘之间距离h小于0.55皿，每个凸脚2122的线宽b为 0.26wii±0.03皿，凸脚2122的侧边缘到其所在的弯曲部2121的凹口侧边缘的距离C为0.2化 m±0.03WI1，每个字线接触孔版图区的投影的线宽d为0.16wii±0.02WI1，且该投影的图案为 矩形，所述矩形的长边横放在所述凸脚2122上，所述矩形每侧比所述凸脚2122长出e = 0.14 皿±0.02皿，所述矩形边缘到其所在的所述弯曲部2121的凹口侧边缘的距离g大于O. I皿， 到其所在的弯曲部2121的背部内边缘的距离f为0.07皿±0.01皿。
[0053] 由此可见，本发明的分栅式快闪存储器的版图，将图IB所示的现有的分栅式快闪 存储器的版图中的两层浮栅版图层合并为一层，并将弯曲部的线宽由现有技术的0.15皿增 大到0.26皿±0.03皿，从而可W使得分栅式快闪存储器制作过程中的浮栅区域由一步光刻 (FG)定义出来，且使得相应区域的浮栅氮化娃层的刻蚀开口的深宽比大大降低，避免刻蚀 残留聚合物过多的问题，保证了后续字线带区域的填充效果。
[0054] 显然，利用本发明的分栅式快闪存储器的版图设计，可W获得一种新的用于分栅 式快闪存储器的浮栅掩膜版W及一种新的用于分栅式快闪存储器的字线接触孔掩膜版，能 够在分栅式快闪存储器的制作过程中实现一步光刻定义出浮栅区域。其中，所述浮栅掩膜 版具有图4中所示的分栅式快闪存储器的版图中的浮栅版图层21的图案，能够在一步光刻 工艺下定义出分栅式快闪存储器的浮栅区域。所述字线接触孔掩膜版具有图4所示的分栅 式快闪存储器的版图中的字线接触孔版图层22的图案，能够定义出分栅式快闪存储器的字 线区域中与字线导电接触的接触孔区域。
[0055] 因此，请参考图5,本发明还提供一种分栅式快闪存储器的制造方法，包括：
[0056] S501，提供具有存储区和外围区的半导体衬底，在所述半导体衬底上依次形成浮 栅氧化层、浮栅多晶娃层W及浮栅介质层；
[0057] S502,采用本发明的浮栅掩膜版，对所述浮栅介质层进行光刻W及刻蚀，W在所述 存储区相应位置的浮栅介质层中形成侧墙开口，同时在所述外围区相应位置的浮栅介质层 中形成字线隔离沟槽；
[0058] S503,在所述侧墙开口中形成第一侧墙，所述第一侧墙的材料同时填满所述字线 隔离沟槽；
[0059] S504,刻蚀所述侧墙开口中的浮栅多晶娃层及其下方的浮栅氧化层至所述半导体 衬底表面；
[0060] S505,在所述侧墙开口的浮栅多晶娃层及浮栅氧化层侧壁上形成第二侧墙；
[0061] S506,在所述侧墙开口中形成源线多晶娃层；
[0062] S507,去除所述存储区和外围区的浮栅介质层，并对所述存储区和外围区暴露出 的浮栅多晶娃层及浮栅氧化层进行刻蚀，刻蚀停止在所述半导体衬底表面；
[0063] S508,在所述存储区和外围区暴露出的半导体衬底表面上依次形成隧穿氧化层W 及字线；
[0064] S509,采用本发明的字线接触孔掩膜版，进行相应的光刻、刻蚀W及金属填充工 艺，W形成与所述字线导电接触的字线接触孔结构。
[0065] 请参考图6A，在步骤S501中提供的半导体衬底60包括存储区I和外围区II，其中存 储区I对应图4中沿XX'线的剖面，其上后续会形成分栅式快闪存储器的存储晶体管，外围区 II对应图4中沿YY'线的剖面，其上后续会形成外围电路晶体管，例如多晶娃电阻、逻辑晶体 管、高压晶体管等。运里的半导体衬底60可W是单晶娃或娃错，也可W是绝缘体上娃 (Silicon on insulator,SOI)，或者还可W包括是其它的材料，例如:神化嫁等III-V族化 合物。半导体衬底60还可W具有一定的隔离结构，比如浅沟槽隔离(STI)或局部场氧化隔离 化OCOS)，用于隔离存储区I与外围区IIW及隔离存储区I中的相邻存储晶体管、隔离外围区 II中的相邻晶体管。在半导体衬底60上依次形成浮栅氧化层61、浮栅多晶娃层62W及浮栅 介质层63(即FG SiN Dep工艺），其中，浮栅氧化层61用于隔离后续的浮栅与半导体衬底60， 其材料可W为氧化娃，其形成工艺可W为炉管热氧化工艺、原子层沉积工艺(ALD)、化学气 相沉积工艺(CVD)或等离子体增强型化学气相沉积工艺(PECVD)，本实施例采用炉管热氧化 工艺。浮栅多晶娃层62用于后续形成浮栅，其形成工艺为化学气相沉积工艺(CVD)或低压化 学气相沉积工艺化PCVD)。所述浮栅介质层63的材料可W为氮化娃，厚度范围为3000埃~ 7000埃，作为形成浮栅W及字线时的研磨停止层。优选的，浮栅多晶娃层62与浮栅介质层63 之间还形成有控制栅介质层W及控制栅多晶娃层，控制栅介质层用于隔离后续形成的浮栅 和控制栅，其材料可W为氧化娃结构或者为氧化娃-氮化娃-氧化娃(ONO)的叠层结构，控制 栅多晶娃层用于后续形成控制栅，其形成工艺为化学气相沉积工艺(CVD)或低压化学气相 沉积工艺化PCVD)，本实施例中，为了更好地理解本发明的主旨，省略了对各步骤中控制栅 介质层W及控制栅多晶娃层的变化的描述，同时也在图6A至图6E中省略了控制栅介质层W 及控制栅多晶娃层的图示。
[0066] 请参考图6B，在步骤S502中，首先，在浮栅介质层63表面涂布光刻胶(厚度可W为 SOOA，末图示）；然后，W具有图4中所示的分栅式快闪存储器的版图中的浮栅版图层21的 图案的浮栅掩膜版，对所述光刻胶进行曝光并显影，将浮栅掩膜版上的浮栅版图层21的图 案转印到光刻胶上（即FG Photo工艺），本次光刻可W同时定义出存储区I和外围区II的浮 栅多晶娃保留区域;接着，W剩余的光刻胶为掩膜，对浮栅介质层63进行刻蚀（即FG SiN etch工艺），刻蚀停止在浮栅多晶娃层63表面，将光刻胶上的图案转移到浮栅介质层63上， 即在存储区I的浮栅介质层63中形成了用于后续形成第一侧墙的侧墙开口65,同时在外围 区II的浮栅介质层63中形成了字线隔离沟槽64。本实施例中，对浮栅介质层63进行的刻蚀 可W包括主刻蚀和一定量的过刻蚀，W使本次刻蚀对存储区I的浮栅多晶层62有一定的刻 蚀，使浮栅多晶娃层62形成弧形表面，为后续的浮栅尖端做准备。
[0067] 请参考图6C，在步骤S503中，首先，可W采用正娃酸乙醋（TEOS)低压气相沉积 (LPCVD)工艺等工艺在侧墙开口 65和字线隔离沟槽64的内部、底部W及浮栅介质层63表面 上形成一定厚度的侧墙材料薄膜（即FG Spacerl LPTEOS dep工艺），所述侧墙材料薄膜的 材料为氧化娃、氮化娃、氮氧化娃中的一种或几种组合，可W是单层结构，也可W是氧化娃- 氮化娃-氧化娃等复合层结构;然后，对所述侧墙开口 65和字线隔离沟槽64中填充的侧墙材 料薄膜进行自对准回刻蚀（即FG Spacerl etch工艺），W去除所述浮栅介质层63上方W及 侧墙开口65底部多余的侧墙材料薄膜，而在侧墙开口65侧壁形成第一侧墙651，同时字线隔 离沟槽64中填充的侧墙材料薄膜表面相对平整，形成字线隔离氧化层641。
[0068] 请参考图6D，在步骤S504中，遮挡和保护外围区II的结构而暴露出存储区I的结 构;然后，W第一侧墙651为掩膜，刻蚀侧墙开口底部的浮栅多晶娃层62W及浮栅氧化层61 (即FG化1 etch工艺），刻蚀停止在半导体衬底60表面，W使存储区I中的侧墙开口暴露出半 导体衬底60表面W及浮栅多晶娃层62、浮栅氧化层61的侧壁表面。
[0069] 请继续参考图6D，在步骤S505中，采用化学气相沉积等工艺在存储区I的侧墙开口 内部和底部W及浮栅介质层63表面上形成一定厚度的第二侧墙材料薄膜（即FG Spacer2 Dep工艺），所述第二侧墙材料薄膜的材料为氧化娃、氮化娃、氮氧化娃中的一种或几种组 合，可W是单层结构，也可W是氧化娃-氮化娃-氧化娃等复合层结构;然后，对所述侧墙开 口中填充的第二侧墙材料薄膜进行自对准回刻蚀（即FG Spacer2 etch工艺），W去除所述 浮栅介质层63上方W及侧墙开口底部多余的第二侧墙材料薄膜，而在浮栅多晶娃层62W及 浮栅氧化层61的侧壁形成第二侧墙652。此后还可W第一侧墙651和第二侧墙652为掩膜，对 侧墙开口下方暴露出的半导体衬底60的有源区进行源区离子注入，形成源区。优选地，离子 注入之后对所述半导体衬底60进行湿法清洗步骤，去除因离子注入带来的残留物。清洗之 后还可W进行热处理的步骤，热处理可W激活渗杂的杂质离子，并恢复离子注入引起的所 述半导体衬底60内晶格的损伤。优选地，所述热处理的溫度范围为500°C~900°C。
[0070] 请继续参考图6D，在步骤S506中，采用化学气相沉积工艺等在所述侧墙开口中填 充源线多晶娃层66,所述源线多晶娃层66底部对应于半导体衬底60内的源区。源线多晶娃 层66具体地形成工艺可W为:采用化学气相沉积在存储区I的浮栅介质层63表面W及源区 表面沉积多晶娃薄膜层（即Source poly Dep工艺）；采用化学机械抛光工艺或回刻蚀工艺 去除高于所述浮栅介质层63表面的所述多晶娃薄膜层（即Source poly CMP工艺），再对所 述多晶娃薄膜层进行渗杂(也可W在多晶娃薄膜层的形成过程中采用原位渗杂），形成源线 多晶娃层66,所述源线多晶娃层66表面低于或等于浮栅介质层63表面。所述源线多晶娃层 63的高度由浮栅介质层63的厚度决定，因此精确控制浮栅介质层63的沉积厚度可W精确控 制源线多晶娃层66的高度。此外，源线多晶娃层66的形成工艺还可W为:采用选择性外延沉 积工艺，W半导体衬底60的源区表面作为生长单晶娃的种子层，由源区表面逐渐向上方外 延生长源线多晶娃层66,直至填满侧墙开口。精确控制所述源线多晶娃层66的高度能够精 准控制后续形成的字线多晶娃层W及字线多晶娃层外侧的字线侧墙的关键尺寸。
[0071] 请参考图6E，在步骤S507中，首先，去除外围区II的保护层，并采用湿法刻蚀工艺 或者等离子体干法刻蚀工艺，去除存储区I和外围区II的浮栅介质层63(即FG SiN remove 工艺），从而暴露出其下方的浮栅多晶娃层62W及浮栅氧化层61，为两区域的隧穿氧化层和 字线多晶娃层的形成做准备;然后，对存储区I和外围区II的暴露出的浮栅多晶娃层62W及 浮栅氧化层61进行刻蚀（即FG2etch工艺），直至暴露出半导体衬底60表面为止。由于存储区 I中第一侧墙651的遮挡和保护，刻蚀结束后，第一侧墙651下方覆盖的剩余浮栅多晶娃层63 成为具有符合要求高度的浮栅尖端的浮栅FG，而外围区II移除浮栅介质层63后的区域的浮 栅多晶娃层62 W及浮栅氧化层61完全被去除，W形成字线带区域(WL strap pitch)。
[0072] 请继续参考图6E，在步骤S508中，首先，在刻蚀浮栅多晶层62W及浮栅氧化层61后 暴露出的半导体衬底60表面W及第一侧墙651和隔离氧化层641的侧壁表面形成隧穿氧化 层67,用于电性隔离浮栅多晶娃层62与后续形成的字线多晶娃层68 W及字线多晶娃层68与 半导体衬底60表面。本实施例中，隧穿氧化层67的形成工艺可W为热氧化工艺，由于热氧化 工艺能够消耗部分浮栅多晶娃层62被刻蚀的侧壁，从而保证存储区I中经过刻蚀的浮栅多 晶娃层62的顶端的浮栅尖端的高度和锐角形状，W满足擦除功能的需求。当对分栅快闪存 储器进行擦除操作时，浮栅尖端通过尖端放电原理，降低FN隧穿效应的通道电压，能够使电 子更容易从尖端被拉离浮栅多晶层62而流入后续形成的字线多晶层68。在本发明的其他实 施例中，隧穿氧化层67的形成工艺还可W是：高溫沉积工艺（High Temperature Oxidation，HT0)、TE0S(四乙基正娃酸盐)工艺沉积的方法或其它类似沉积方法，所述高溫 沉积工艺的反应气体包括DCS(二氯二氨娃，dichlo rosilance，Si此C12)与化0，高溫沉积的 溫度为750°C~850°C。沉积溫度如果太高，会使设备受到高溫的限制、容易使工艺热能过 量、使电阻值增高、载流子渗透太深，易增加漏电流等现象;沉积溫度如果太低，形成隧穿氧 化层67的质量不高。工艺反应气体比例、流量和工艺反应时间可W根据工艺反应的情况随 时进行调整，属于本领域技术人员熟知技术。接着，在具有隧穿氧化层67的整个器件表面沉 积一定厚度的字线多晶娃层68(即MPOL dep工艺）；然后，对外围区II的字线多晶娃层68进 行光刻、刻蚀（即MP化地oto&etch工艺），W在外围区II中形成符合要求的字线札;接着，在 外围区II中，W其字线WL为掩膜，对其两侧的外围区II的有源区进行阱区标准工艺（即 Logic weU&gate process), W在外围区II的有源区中形成晶体管器件的高压阱、低压阱 等;然后，对存储区I的字线多晶娃层68进行光刻、刻蚀（即WLSP2地oto&etch工艺），W在存 储区I中形成符合要求的字线WL，存储区I的字线WL覆盖着隧穿氧化层67表面上W及第一侧 墙651侧面;之后，W存储区I的字线和/或外围区II的字线为掩膜，对其两侧的有源区进行 轻渗杂源漏区离子注入（目化DD工艺），W提高器件性能；然后，可W在存储区I和/或外围区 II的具有字线多晶娃层68的器件表面沉积字线侧墙材料，并对沉积的字线侧墙材料进行自 对准刻蚀，W在字线多晶娃层68和隧穿氧化层67的侧面形成字线侧墙（未图示，即WL Spacer);接着，W存储区I的字线和外围区II的字线及其侧墙为掩膜，对其两侧的有源区进 行源漏区离子注入，W形成相应晶体管的源漏区（即S/D工艺）；之后，可W在源漏区、字线等 区域进行金属化标准工艺，具体包括在源漏区、字线等区域的多晶娃表面沉积Co、Ni等金属 并退火，形成自对准金属娃化物，用于后续与接触孔结构导电接触。
[0073] 步骤S509主要是在字线上方形成字线接触孔结构，具体过程包括：首先，在步骤 S508之后的半导体器件结构的表面形成层间介质层(未图示）W及光刻胶(未图示）；然后采 用具有图4所示的分栅式快闪存储器的版图中的字线接触孔版图层22的图案的字线接触孔 掩膜版，对所述光刻胶进行曝光并显影，将字线接触孔掩膜版上的字线接触孔版图层22的 图案转印到光刻胶上（即CT photo工艺）；然后，W所述光刻胶为掩膜，采用等离子刻蚀工艺 在所述层间介质层内形成对准字线且底部露出字线表面的金属娃化物的接触孔（即CT etch工艺），接着，在所述接触孔内填充W或Cu等导电金属，形成相应的接触孔结构，W电连 接其下方的字线，从而完成本发明所述字线接触孔的制作。由于本步骤中使用的字线接触 孔掩膜版与步骤S502中浮栅掩膜版相匹配，因此本发明的字线接触孔的尺寸、位置等相对 现有技术中有所调整。
[0074] 由上可见，本发明的分栅式快闪存储器制造方法，利用基于本发明的分栅式快闪 存储器的版图而制成的浮栅掩膜版和字线接触孔掩膜版，来制作分栅式快闪存储器，能够 基于一步浮栅光刻工艺后的图案，对浮栅多晶娃层上的浮栅介质层进行刻蚀，刻蚀开口的 深宽比较低，刻蚀残留的聚合物较少，能够保证浮栅介质的刻蚀效果W及后续在该开口中 填充物的填充效果，降低了器件失效率，且同时省略了现有技术中在源线多晶娃形成后的 字线带区域的浮栅介质层的二次光刻、刻蚀W及隔离氧化层的沉积和CMP等工艺（即步骤 S207和步骤S208)，从而大大简化工艺，降低了制造成本。
[0075] 显然，本领域的技术人员可W对发明进行各种改动和变型而不脱离本发明的精神 和范围。运样，倘若本发明的运些修改和变型属于本发明权利要求及其等同技术的范围之 内，则本发明也意图包含运些改动和变型在内。
【主权项】
1. 一种分栅式快闪存储器的版图，其特征在于，包括一层浮栅版图层以及位于所述浮 栅版图层上方的一层字线接触孔版图层;所述浮栅版图层中的每个浮栅图区包括两端的直 条状区域以及续接在直条状区域之间的S形曲线区域，所述S形曲线区域包括两个凹向相反 且连为一体的弯曲部，每个弯曲部的凹口中间位置伸出一凸脚，所述凸脚的末端与另一弯 曲部的背部外边缘相齐平;所述字线接触孔版图层中的每个字线接触孔版图区的投影位于 所述弯曲部的凹口中，且横放在所述凸脚上并与所述弯曲部的其余部分均保持一定间隙。2. 如权利要求1所述的分栅式快闪存储器的版图，其特征在于，所述弯曲部的线宽为 0.26μπι±0.03μπι。3. 如权利要求1所述的分栅式快闪存储器的版图，其特征在于，所述弯曲部的凹口宽度 小于 0.82μηι。4. 如权利要求1所述的分栅式快闪存储器的版图，其特征在于，每个S形曲线区域的两 个凹向相反的弯曲部的背部外边缘之间距离小于〇. 55μπι。5. 如权利要求1所述的分栅式快闪存储器的版图，其特征在于，所述凸脚的线宽为0.26 μηι±0.03μηι。6. 如权利要求5所述的分栅式快闪存储器的版图，其特征在于，所述凸脚的侧边缘到所 述弯曲部的凹口侧边缘的距离为0.24μπι ± 0.03μπι。7. 如权利要求1所述的分栅式快闪存储器的版图，其特征在于，所述字线接触孔版图区 的线宽为 0.16μL?±0.02μπ?。8. 如权利要求7所述的分栅式快闪存储器的版图，其特征在于，所述字线接触孔版图区 的投影的图案为矩形，所述矩形的长边横放在所述凸脚上，所述矩形每侧比所述凸脚长出 0 · 14μπι± 0 · 02μπι，所述矩形边缘到所述弯曲部的凹口侧边缘的距离大于0 · Ιμπι，到所述弯曲 部背部内边缘的距离为〇 · 07μηι±0 · ΟΙμL?。9. 一种用于分栅式快闪存储器的浮栅掩膜版，其特征在于，所述浮栅掩膜版通过利用 权利要求1至8中任一项所述的分栅式快闪存储器的版图而制成，具有所述的分栅式快闪存 储器的版图中的浮栅版图层图案，能够在一步光刻工艺下定义出分栅式快闪存储器的浮栅 区域。10. -种用于分栅式快闪存储器的字线接触孔掩膜版，其特征在于，所述字线接触孔掩 膜版通过利用权利要求1至8中任一项所述的分栅式快闪存储器的版图而制成，具有所述的 分栅式快闪存储器的版图中的字线接触孔版图层图案。11. 一种分栅式快闪存储器的制造方法，其特征在于，包括： 提供具有存储区和外围区的半导体衬底，在所述半导体衬底上依次形成浮栅氧化层、 浮栅多晶硅层以及浮栅介质层； 采用权利要求9所述的浮栅掩膜版，对所述浮栅介质层进行光刻以及刻蚀，以在所述存 储区相应位置的浮栅介质层中形成侧墙开口，同时在所述外围区相应位置的浮栅介质层中 形成字线隔离沟槽； 在所述侧墙开口中形成第一侧墙，所述第一侧墙的材料同时填满所述字线隔离沟槽； 刻蚀所述侧墙开口中的浮栅多晶硅层及其下方的浮栅氧化层至所述半导体衬底表面； 在所述侧墙开口的浮栅多晶硅层及浮栅氧化层侧壁上形成第二侧墙； 在所述侧墙开口中形成源线多晶硅层； 去除所述存储区和外围区的浮栅介质层，并对所述存储区和外围区暴露出的浮栅多晶 硅层及浮栅氧化层进行刻蚀，刻蚀停止在所述半导体衬底表面； 在所述存储区和外围区暴露出的半导体衬底表面上依次形成隧穿氧化层以及字线； 采用权利要求10所述的字线接触孔掩膜版，进行相应的光刻、刻蚀以及金属填充工艺， 以形成与所述字线导电接触的字线接触孔结构。
【文档编号】G03F1/76GK105977259SQ201610596507
【公开日】2016年9月28日
【申请日】2016年7月27日
【发明人】王卉, 曹子贵, 陈宏 , 徐涛
【申请人】上海华虹宏力半导体制造有限公司