一种半导体器件的制作方法
【专利摘要】本发明提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括氧化埋层以及所述氧化埋层上的体区；所述体区上形成有栅极，所述栅极由第一条状图形、第二条状图形构成，所述第一条状图形与第二条状图形垂直相交；所述栅极将所述体区在平面内分割为源区、漏区、第一体接触区，其中所述源区与漏区对称分布于所述第二条状图形的两侧，所述第一体接触区位于所述第一条状图形的外侧；根据本发明的建议，所述第一体接触区具有较小的面积，使所述第一体接触区与所述第一条状图形相接触的长度小于所述第一条状图形与源区和漏区相接触的长度，且所述第一体接触区与所述第一条状图形相接触的长度为0.42微米。
【专利说明】
一种半导体器件
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件。【背景技术】
[0002] 绝缘体上硅(SOI)结构与常规的体硅衬底相比有诸多优点，例如:消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用 SOI衬底来制作M0S晶体管。
[0003]SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(Floating body effect)。为了解决SOI器件的浮体效应，需要像体硅器件一样，将“体”接固定电位(电源或地)。体硅衬底的PM0S 和NM0S器件的体电位是靠将阱或衬底接电源或地的方法来实现的，但在S0I技术中由于它的全介质隔离的特点，体引出具有很多不同于体硅器件体引出的特点。
[0004]传统的体引出方式是用T型或H型栅将硅薄膜区延伸，在沟道宽度方向实现器件的体引出。如图1A和1B所示，由图看出，在T型栅或H型栅的一端形成的P+注入区与栅下面的P型体区相连。该器件结构由于栅对有源区覆盖面积的增加，使得栅电容增加。H型栅虽然通过两端对P+注入区做了体引出，减小了体电阻，但同样存在增加栅寄生电容的问题。
[0005]另一方面，大块的P+有源区与多晶栅交接处，由于多晶栅容易积累电荷，此处相当于在多晶栅极到体衬底极的结中增加了很多电荷，当器件工作时，积累的电荷就容易造成器件漏电。
[0006]因此，为了解决上述技术问题，有必要提出一种新的半导体器件。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了克服目前存在的问题，本发明提供一种半导体器件，包括:
[0009]半导体衬底，所述半导体衬底包括氧化埋层以及所述氧化埋层上的体区；
[0010]所述体区上形成有栅极，所述栅极由第一条状图形、第二条状图形构成，所述第一条状图形与第二条状图形垂直相交；
[0011]所述栅极将所述体区在平面内分割为源区、漏区、第一体接触区，其中所述源区与漏区对称分布于所述第二条状图形的两侧，所述第一体接触区位于所述第一条状图形的外侧；
[0012]所述第一体接触区具有较小的面积，使所述第一体接触区与所述第一条状图形相接触的长度小于所述第一条状图形与源区和漏区相接触的长度，且所述第一体接触区与所述第一条状图形相接触的长度为0.42微米。
[0013]进一步，所述栅极为多晶硅栅极，所述栅极下方形成有栅介电层。
[0014]进一步，所述源区与漏区具有相同的掺杂类型，所述体区与所述第一体接触区具有相同的掺杂类型，而所述源区与体区具有不同的掺杂类型。
[0015]进一步，所述栅极还包括第三条状图形。
[0016]进一步，所述第三条状图形与所述第一条状图形相平行，所述第三条状图形与所述第二条状图形垂直相交，所述第二条状图形的长度与所述第一条状图形至第三条状图形的距离相等，所述第一条状图形、所述第二条状图形和所述第三条状图形构成H型栅极。
[0017]进一步，所述栅极将体区在平面内分为源区、漏区、第一体接触区以及第二体接触区，其中所述源区与漏区对称分布于所述第二条状图形的两侧，而所述第一体接触区与所述第二体接触区对称分布，分别位于所述第一条状图形与所述第三条状图形的外侧。
[0018]进一步，所述第二体接触区具有较小的面积，使所述第二体接触区与所述第三条状图形相接触的长度小于所述第三条状图形与源区和漏区相接触的长度。
[0019]进一步，所述半导体器件为SOI CMOS器件。
[0020]综上所述，根据本发明的半导体器件，通过缩小体引出的有源区面积来改善器件特性，缩小了有源区与栅极覆盖区域的寄生栅电容，减弱了多晶硅栅极由于电荷导致的器件漏电，进而提高了器件的可靠性和良率，所述第一体接触区与所述第一条状图形相接触的长度为〇.42微米，该长度为保证器件的可靠性和良率前提下所能采用的最小的长度，即可以实现有源区与栅极覆盖区域的寄生栅电容最小，最大程度的减弱多晶硅栅极的器件漏电。【附图说明】
[0021]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0022]附图中:
[0023]图1A为现有一种T型栅SOI CMOS器件的俯视图；
[0024]图1B为现有一种H型栅SOI C0MS器件的俯视图；
[0025]图2为本发明实施例中T型栅SOI CMOS器件的俯视图；
[0026]图3为本发明实施例中H型栅SOI CMOS器件的俯视图。【具体实施方式】
[0027]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0028]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0029]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、 “直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0030]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90 度或其它取向)并且在此使用的空间描述语相应地被解释。
[0031]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0032]为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0033][示例性实施例]
[0034]下面参考图2和图3,对本发明的SOI CMOS器件进行详细描述。
[0035]本发明的一个方面，参考图2所示，SOI CMOS器件包括:
[0036]半导体衬底，所述半导体衬底包括氧化埋层，以及所述氧化埋层上的体区，所述体区周围的场隔离区。所述体区上形成有栅极及所述栅极下方的栅介电层，所述栅极由第一条状图形、第二条状图形构成。其中，所述第一条状图形与第二条状图形垂直相交，形成T 型栅极。所述栅极将体区在平面内分割为源区、漏区、第一体接触区，其中所述源区与漏区对称分布于所述第二条状图形的两侧，而所述第一体接触区位于所述第一条状图形的外侦k进一步地，所述栅极与器件有源区相切。示例性地，所述栅极为多晶硅栅极。
[0037]本实施例中，所述第一体接触区具有较小的面积，使所述第一体接触区与所述第一条状图形相接触的长度W’小于所述第一条状图形与源区和漏区相接触的长度W。由于第一体接触区的面积缩小，可有利于缩小有源区与栅极覆盖区域的寄生栅电容，另一方面， 栅极与半导体衬底形成的结的总长由原来的W缩小为W’，减弱了栅极上由于电荷导致的器件漏电。W’采用0.42微米，这是由于对于0.18S0I工艺来说，单孔(接触孔)大小为0.22 微米，接触孔包有源区的规测为〇.1微米，所以，〇.42微米是更改后的有源区结构宽为最小值，W’采用最小值的0.42微米，在保证器件的可靠性和良率的前提下，可以实现有源区与栅极覆盖区域的寄生栅电容最小，最大程度的减弱多晶硅栅极的器件漏电。
[0038]所述源区与漏区具有相同的掺杂类型，所述体区与第一体接触区具有相同的掺杂类型，而所述源区与体区具有不同的掺杂类型。
[0039]在一个示例中，所述SOI CMOS器件为N型M0S晶体管，相应的，所述体区为P型掺杂，掺杂离子包括但不限于硼离子、氟化亚硼离子等P型离子；而所述源区与漏区均为N型掺杂，掺杂离子包括但不限于磷离子、砷离子等N型离子；第一体接触区与体区具有相同的掺杂类型，为P型掺杂。
[0040]本发明的另一个方面，如图3所示，所述栅极还可进一步的包括第三条状图形。其中，所述第三条状图形与第一条状图形相平行，所述第三条状图形与第二条状图形分别垂直相交，所述第二条状图形的长度与第一条状图形至第三条状图形的距离相等，第一条状图形、第二条状图形和第三条状图形构成H型栅极。所述栅极将体区在平面内分为四个区域，分别为源区、漏区、第一体接触区以及第二体接触区，其中所述源区与漏区对称分布于所述第二条状图形的两侧，而所述第一体接触区与第二体接触区对称分布，分别位于所述第一条状图形与第三条状图形的外侧。所述第一体接触区和所述第二体接触区具有相同的掺杂类型。
[0041]进一步地，所述第一体接触区具有较小的面积，使所述第一体接触区与所述第一条状图形相接触的长度W’小于所述第一条状图形与源区和漏区相接触的长度W。同样，所述第二体接触区具有较小的面积，使所述第二体接触区与所述第三条状图形相接触的长度 W’小于所述第三条状图形与源区和漏区相接触的长度W。由于第一体接触区和第二体接触区的面积缩小，可有利于缩小有源区与栅极覆盖区域的寄生栅电容，另一方面，栅极与半导体衬底形成的结的总长由原来的W缩小为W’，减弱了栅极上由于电荷导致的器件漏电。
[0042]综上所说，根据本发明的半导体器件结构，通过缩小体引出的有源区面积来改善器件特性，缩小了有源区与栅极覆盖区域的寄生栅电容，减弱了多晶硅栅极由于电荷导致的器件漏电，进而提高了器件的可靠性和良率。
[0043]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件，包括:半导体衬底，所述半导体衬底包括氧化埋层以及所述氧化埋层上的体区；所述体区上形成有栅极，所述栅极由第一条状图形、第二条状图形构成，所述第一条状 图形与第二条状图形垂直相交；所述栅极将所述体区在平面内分割为源区、漏区、第一体接触区，其中所述源区与漏区 对称分布于所述第二条状图形的两侧，所述第一体接触区位于所述第一条状图形的外侧；其特征在于:所述第一体接触区使所述第一体接触区与所述第一条状图形相接触的长度小于所述 第一条状图形与源区和漏区相接触的长度，且所述第一体接触区与所述第一条状图形相接 触的长度为0.42微米。2.根据权利要求1所述的器件，其特征在于，所述栅极为多晶硅栅极，所述栅极下方形 成有栅介电层。3.根据权利要求1所述的器件，其特征在于，所述源区与漏区具有相同的掺杂类型， 所述体区与所述第一体接触区具有相同的掺杂类型，而所述源区与体区具有不同的掺杂类型。4.根据权利要求1所述的器件，其特征在于，所述栅极还包括第三条状图形。5.根据权利要求4所述的器件，其特征在于，所述第三条状图形与所述第一条状图形 相平行，所述第三条状图形与所述第二条状图形垂直相交，所述第二条状图形的长度与所 述第一条状图形至第三条状图形的距离相等，所述第一条状图形、所述第二条状图形和所 述第三条状图形构成H型栅极。6.根据权利要求5所述的器件，其特征在于，所述栅极将体区在平面内分为源区、漏 区、第一体接触区以及第二体接触区，其中所述源区与漏区对称分布于所述第二条状图形 的两侧，而所述第一体接触区与所述第二体接触区对称分布，分别位于所述第一条状图形 与所述第三条状图形的外侧。7.根据权利要求6所述的器件，其特征在于，所述第二体接触区具有较小的面积，使所 述第二体接触区与所述第三条状图形相接触的长度小于所述第三条状图形与源区和漏区 相接触的长度。8.根据权利要求1所述的器件，其特征在于，所述半导体器件为SOI CMOS器件。
【文档编号】H01L27/092GK105990340SQ201510051424
【公开日】2016年10月5日
【申请日】2015年1月30日
【发明人】张花威, 任小兵
【申请人】无锡华润上华半导体有限公司