集成电路的制作方法
【技术领域】
[0001 ]本实用新型的实施方式和实施例的模式涉及本领域技术人员已知为缩写“0ΤΡ”的一次性可编程类型的非易失性存储器单元，并且更特别地涉及这些存储器单元的M0S电容器。
【背景技术】
[0002]一次性可编程类型的存储器单元通常包括例如M0S类型的电容器，在其两个电极之间具有电介质层并且作为抗熔丝而工作，其状态以不可逆方式修改，例如通过施加高的编程电压至存储器单元而击穿电介质层，以如此方式使得存储器单元从非导通状态转变为导通状态，这相当于改变其电阻。
[0003]在先进CMOS技术中，通过外延形成晶体管的抬升源极和漏极区域，晶体管例如平面CMOS晶体管、FinFET晶体管或者制造在绝缘体上衬底上的晶体管，衬底例如FDS0I ( “完全耗尽绝缘体上娃”)类型的衬底。
[0004]绝缘体上硅类型的衬底包括例如由硅或硅合金、诸如硅锗合金制成的半导体薄膜，位于通常称作缩写“BOX” ( “埋设氧化物”)的埋设绝缘层之上，埋设绝缘层自身位于例如半导体阱的载体衬底之上。
[0005]在rosoi衬底中，硅薄膜完完全耗尽(半导体材料是本征的)并且具有几个纳米量级的特别低的厚度。
[0006]抬升源极和漏极区域的使用使其能够解决可靠性的问题，诸如晶体管的热载流子可靠性(HC1:热载流子注入)，以及也能够解决金属硅化物的机械回弹性的问题。
[0007]通常，0ΤΡ存储器单元的M0S电容器通过使用类似方法步骤而与M0S晶体管共同地制造。
[0008]然而，这些外延的抬升区域不会对M0S电容器的性能具有任何影响，关于电介质层的击穿，以及关于读取电压、电容器的泄漏或者这些电特性的其它方面。
【实用新型内容】
[0009]因此，根据本实用新型的实施方式和实施例的一个模式，提出尤其是在读取电平下改进与M0S晶体管共同制造的M0S电容器的性能，其源极和漏极区域的形成包括在同一S0I(特别是FDS0I)衬底上的半导体材料的外延。
[0010]根据一个方面，提出了一种方法，包括一次性可编程类型的至少一个存储器单元的制造，至少一个存储器单元的制造包括在绝缘体上硅类型的衬底的半导体薄膜中和/或上制造M0S电容器，制造M0S电容器包括:
[0011]通过对抵靠在半导体薄膜上并且被绝缘横向区域侧接的绝缘栅极区域的至少部分硅化而形成第一电极区域，以及
[0012]通过对半导体薄膜的位于所述绝缘横向区域旁边的区域的硅化而形成第二电极区域，
[0013]之前并未在半导体薄膜的所述区域上进行半导体材料的外延。
[0014]因此，直接对半导体薄膜进行硅化的事实允许对在栅极电介质之下的硅化区域的扩散，因此降低了读取访问电阻并且使其能够施加较低的读取电压。
[0015]也改进了电介质的击穿性能(减小了击穿电压和/或减少了击穿时间)。
[0016]硅化区域是否在电介质层之下接合取决于栅极长度。
[0017]此外，当栅极区域完全硅化时获得了更好的效果。
[0018]方法可以进一步包括制造至少一个M0S晶体管，至少一个M0S晶体管的源极和漏极区域的形成包括在半导体薄膜上半导体材料的外延。在该情形中，所述第二电极区域的形成包括在所述源极和漏极区域的外延期间由至少一个绝缘层保护所述半导体薄膜的区域。
[0019]衬底可以是完全耗尽的绝缘体上硅类型。
[0020]根据另一方面，提出了一种集成电路，包括绝缘体上硅类型的衬底，衬底具有位于埋设的绝缘层上方的半导体薄膜，包括M0S电容器的一次性可编程类型的至少一个存储器单元，M0S电容器具有:
[0021]第一电极区域，包括至少部分地硅化并且由绝缘横向区域侧接的栅极区域，
[0022]电介质层，位于栅极区域和半导体薄膜之间，以及
[0023]第二电极区域，包括半导体薄膜的硅化区域，位于所述绝缘横向区域旁边并且至少部分地在电介质层之下延伸。
[0024]有利地，半导体薄膜的所述硅化区域可以完全延伸在所述电介质层之下。
[0025]集成电路可以进一步包括具有抬升源极和漏极区域的至少一个M0S晶体管。
[0026]衬底可以例如是完全耗尽的绝缘体上硅类型。
【附图说明】
[0027]通过审阅实施方式和实施例的完全非限定性模式以及附图将使得本实用新型的其他优点和特性变得明显，其中:
[0028]图1至图11示意性示出了本实用新型的实施方式和实施例的模式。
【具体实施方式】
[0029]在图1中，附图标记1C指代集成电路，其中希望在完全耗尽绝缘体上硅类型的同一半导体衬底10上制造M0S电容器C以及nMOS晶体管TN和pMOS晶体管TP。
[0030]该衬底在此包括半导体薄膜20η和20p，通常具有几个纳米量级的厚度，并且位于由本领域技术人员通常称作术语“BOX”的埋设氧化物层30上。该埋设氧化物层30通常由二氧化硅制成并且自身位于可以由阱形成的载体衬底40上。
[0031 ]衬底10进一步包括绝缘区域，绝缘区域例如包括浅沟槽50(STI: “浅沟槽隔离”)，其相互隔离了 nMOS晶体管TN、pM0S晶体管TP以及电容器C。
[0032]取决于nMOS或pMOS晶体管的导电类型，半导体薄膜可以由异质材料构成，并且可以采用类型N或类型P的掺杂剂掺杂，或者甚至未掺杂。电容器C在此位于与nMOS晶体管所使用相同类型的薄膜上。自然，其也能够位于与PM0S晶体管所使用相同类型的薄膜上。
[0033]如图1中所示，通过有利地包括具有大电介质常数K的材料(“高K”材料)的电介质层0X与衬底10绝缘的栅极区域G首先以本身已知的常规方式形成在衬底10上方。
[0034]栅极区±或6包括例如在层0X上方的多晶硅层。
[0035]在此进行的是称作“栅极优先(gatefirst)”类型的架构，因为在制造抬升源极和漏极区域之前形成栅极区域G。
[0036]例如由氮化硅制成的硬掩模层HM保护每个栅极区域G免受现在将描述的后续步骤。
[0037]首先例如通过通常由本领域技术人员已知为缩写“ALD”的原子层沉积而执行包括第一绝缘材料的第一层1的共形沉积。该第一绝缘材料可以例如是氮化硅，并且其厚度例如是10nm的量级。
[0038]为了制造nMOS晶体管TN的抬升源极和漏极区域，由通过光刻常规地形成的树脂块RP1保护晶体管TP和电容器C，如图2中所示。
[0039]接着，执行第一层1的第一各向异性刻蚀(图3)以便于暴露半导体薄膜20η并且在nMOS晶体管ΤΝ的绝缘栅极区域G的侧面形成第一绝缘层CI1。该向下至硅层的选择性各向异性刻蚀可以是本领