静电放电保护电路、显示基板和显示装置制造方法
【专利摘要】本发明公开了一种静电放电保护电路、显示基板和显示装置，涉及显示【技术领域】，能够降低电路被击穿失效的风险。该静电放电保护电路包括：第一薄膜晶体管，其源极连接于第一参考电平端，其栅极和漏极相互连接作为第一节点；第二薄膜晶体管，其源极连接于所述第一节点，其栅极和漏极相互连接作为放电端；第三薄膜晶体管，其源极连接于所述放电端，其栅极和漏极相互连接作为第二节点，所述第二节点连接于所述第一节点；第四薄膜晶体管，其源极连接于所述第二节点，其栅极和漏极连接于第二参考电平端。
【专利说明】静电放电保护电路、显示基板和显示装置
【技术领域】
[0001] 本发明涉及显示【技术领域】，尤其涉及一种静电放电保护电路、显示基板和显示装 置。
【背景技术】
[0002] 静电放电（Electro-Static Discharge, ESD)保护电路是液晶显示装置以及有机 发光显示装置的重要组成部分，它可以使显示装置免于遭受在生产、运输、工作过程中的静 电伤害。图1中所示为现有的一种ESD保护电路结构，该电路包括四个薄膜晶体管，在信号 线S传输正常信号时四个薄膜晶体管均不导通，ESD保护电路不起作用，当信号线S上有正 电荷积累时，薄膜晶体管Ml和薄膜晶体管M2导通，此时信号线S向高电平端VGH泄放电荷， 实现静电放电；当信号线S上有负电荷积累时，薄膜晶体管M3和薄膜晶体管M4导通，此时 信号线S通过放电端向低电平端VGL泄放电荷，实现静电放电。
[0003] 上述ESD保护电路在一定程度上能够使显示装置免受静电损害，但当信号线S上 有大量电荷积累时，与信号线S连接的电路仍存在较高的被击穿失效的风险。
【发明内容】
[0004] 本发明提供一种静电放电保护电路、显示基板和显示装置，能够降低电路被击穿 失效的风险。
[0005] 为解决上述技术问题，本发明采用如下技术方案：
[0006] -方面，提供一种静电保护电路，包括：第一薄膜晶体管，其源极连接于第一参考 电平端，其栅极和漏极相互连接作为第一节点；第二薄膜晶体管，其源极连接于所述第一节 点，其栅极和漏极相互连接作为放电端；第三薄膜晶体管，其源极连接于所述放电端，其栅 极和漏极连接相互连接作为第二节点，所述第二节点连接于所述第一节点；第四薄膜晶体 管，其源极连接于所述第二节点，其栅极和漏极连接于第二参考电平端。
[0007] 可选地，所述第一至第四薄膜晶体管均为N型薄膜晶体管，所述第一参考电平端 为高电平端，所述第二参考电平端为低电平端；或者所述第一至第四薄膜晶体管均为P型 薄膜晶体管，所述第一参考电平端为低电平端，所述第二参考电平端为高电平端。
[0008] 另一方面，提供一种静电放电保护电路，包括：
[0009] 第一薄膜晶体管，其源极连接于第一参考电平端，其栅极和漏极相互连接作为第 一节点；第二薄膜晶体管，其源极连接于所述第一节点，其栅极和漏极相互连接作为放电 端；第三薄膜晶体管，其源极连接于所述放电端，其栅极和漏极相互连接作为第二节点；电 容，其第一端连接于所述第一节点，其第二端连接于所述第二节点；
[0010] 第四薄膜晶体管，其源极连接于所述第二节点，其栅极和漏极连接于第二参考电 平端。
[0011] 具体地，所述第一至第四薄膜晶体管均为N型薄膜晶体管，所述第一参考电平端 为高电平端，所述第二参考电平端为低电平端；或者，所述第一至第四薄膜晶体管均为P型 薄膜晶体管，所述第一参考电平端为低电平端，所述第二参考电平端为高电平端。
[0012] 另一方面，提供一种显示基板，包括：上述静电放电保护电路，所述静电放电保护 电路的放电端连接于所述显示基板中的信号线。
[0013] 具体地，所述信号线为数据线或栅线。
[0014] 另一方面，提供一种显示装置，包括：上述的显示基板。
[0015] 本发明提供的静电放电保护电路、显示基板和显示装置，当静电放电保护电路的 放电端处电荷积累过高时，放电端向一个电平端泄放电荷的同时会击穿与另一个电平端连 接的薄膜晶体管，增加了放电端向另一个电平端泄放电荷的通道，可以使放电端处积累的 电荷同时向两个电平端泄放电荷，实现了电荷积累过高时的更快速的放电，从而降低了与 放电端连接的电路被击穿失效的风险。
【专利附图】
【附图说明】
[0016] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0017] 图1为现有技术的一种静电放电保护电路的示意图；
[0018] 图2为本实施例中的一种静电放电保护电路的示意图；
[0019] 图3为本实施例中的另一种静电放电保护电路的示意图；
[0020] 图4为本实施例中的另一种静电放电保护电路的示意图；
[0021] 图5为本实施例中的另一种静电放电保护电路的示意图。
【具体实施方式】
[0022] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0023] 如图2所示，本发明实施例提供一种静电放电保护电路，包括：第一薄膜晶体管 T1，其源极连接于第一参考电平端，其栅极和漏极相互连接作为第一节点P1 ;第二薄膜晶 体管T2,其源极连接于第一节点P1，其栅极和漏极相互连接作为放电端Q ;第三薄膜晶体管 T3,其源极连接于放电端Q，其栅极和漏极相互连接作为第二节点P2,第二节点P2连接于第 一节点P1 ;第四薄膜晶体管T4,其源极连接于第二节点P2,其栅极和漏极连接于第二参考 电平端。
[0024] 具体地，如图2所示，上述第一至第四薄膜晶体管均为N型薄膜晶体管，上述第一 参考电平端为高电平端VGH，上述第二参考电平端为低电平端VGL。上述放电端Q用于连接 信号线，在信号线传输正常信号时四个薄膜晶体管均截止，此时该ESD保护电路不起作用。 当放电端Q处有正电荷积累时，T2的栅-源电压超过其阈值电压使T2导通，此时第一节点 P1的电位很高，T1的栅-源电压超过其阈值电压使T1导通，放电端Q处的正电荷通过第一 薄膜晶体管T1和第二薄膜晶体管T2向高电平端VGH泄放；同时，由于第一节点P1和第二 节点P2相连，第二节点P2的电位与第一节点P1的电位相同，第二节点P2的电位与低电平 端VGL的电位相差很大，使第四薄膜晶体管T4被反向击穿，放电端Q处的正电荷通过第二 薄膜晶体管T2和第四薄膜晶体管T4向低电平端VGL泄放。当放电端Q处有负电荷积累时， T3的栅-源电压超过其阈值电压使T3导通，此时第二节点P2电位很低，T4的栅-源电压 超过其阈值电压使T4导通，放电端Q处的负电荷可以通过第三薄膜晶体管T3和第四薄膜 晶体管T4向低电平端VGL泄放；同时，由于第二节点P2与第一节点P1相连，第一节点P1 和第二节点P2的电位相同，第一节点P1和高电平端VGH之间的电位相差很大，使第一薄膜 晶体管T1被反向击穿，放电端Q处的负电荷通过第三薄膜晶体管T3和第一薄膜晶体管T1 向高电平端VGH泄放。
[0025] 或者，如图3所示，上述第一至第四薄膜晶体管均为P型薄膜晶体管，上述第一参 考电平端为低电平端VGL，上述第二参考电平端为高电平端VGH。P型薄膜晶体管和N型薄 膜晶体管区别在于，N型薄膜晶体管阈值电压为正值，当N型薄膜晶体管栅-源电压高于阈 值电压时，N型薄膜晶体管导通，当N型薄膜晶体管栅-源电压低于阈值电压时，N型薄膜晶 体管截止；P型薄膜晶体管阈值电压为负值，P型薄膜晶体管栅-源电压低于阈值电压时，P 型薄膜晶体管导通，P型薄膜晶体管栅-源电压高于阈值电压时P型薄膜晶体管截止。图 3所示的ESD保护电路中放电端Q处有正电荷积累时，T3的栅-源电压低于阈值电压使T3 导通，此时第二节点P2电位很高，T4的栅-源电压低于阈值电压使T4导通，放电端Q处的 正电荷可以通过第三薄膜晶体管T3和第四薄膜晶体管T4向高电平端VGH泄放，同时，由于 第一节点P1和第二节点P2相连，第一节点P1和第二节点P2的电位相同，第一节点P1的 电位和低电平端VGL的电位相差很大，使第一薄膜晶体管T1被反向击穿，放电端Q处的正 电荷可以通过第三薄膜晶体管T3和第一薄膜晶体管T1向低电平端VGL泄放。类似的，当 放电端Q处有负电荷积累时，负电荷通过T1和T2向低电平端泄放，以及负电荷通过T2和 反向击穿后的T4向高电平端泄放。
[0026] 本实施例中的静电放电保护电路，当放电端处电荷积累过高时，放电端向一个电 平端泄放电荷的同时会击穿与另一个电平端连接的薄膜晶体管，增加了放电端向另一个电 平端泄放电荷的通道，可以使放电端处积累的电荷同时向两个电平端泄放电荷，实现了电 荷积累过高时的更快速的放电，从而降低了与放电端连接的电路被击穿失效的风险。
[0027] 如图4所示，本发明实施例提供一种静电放电保护电路，包括：第一薄膜晶体管 T1，其源极连接于第一参考电平端，其栅极和漏极相互连接作为第一节点P1 ;第二薄膜晶 体管T2,其源极连接于第一节点P1，其栅极和漏极相互连接作为放电端Q ;第三薄膜晶体管 T3,其源极连接于放电端Q，其栅极和漏极相互连接作为第二节点P2 ;电容C，其第一端连接 于第一节点P1，其第二端连接于第二节点P2;第四薄膜晶体管T4,其源极连接于第二节点 P2,其栅极和漏极连接于第二参考电平端。
[0028] 具体地，如图4所示，上述第一至第四薄膜晶体管均为N型薄膜晶体管，上述第一 参考电平端为高电平端VGH，上述第二参考电平端为低电平端VGL ;上述放电端Q用于连接 信号线，在信号线传输正常信号时四个薄膜晶体管均截止，此时该ESD保护电路不起作用。 当放电端Q处有正电荷积累时，T2的栅-源电压超过其阈值电压使T2导通，此时第一节点 P1的电位很高，T1的栅-源电压超过其阈值电压使T1导通，放电端Q处的正电荷通过第一 薄膜晶体管T1和第二薄膜晶体管T2向高电平端VGH泄放；由于第一节点P1和第二节点P2 连接在电容c的两端，P1的电位升高时电容C的自举作用使P2的电位升高，第四薄膜晶体 管T4的源-漏电压很高使T4被反向击穿，P2的电位降低，T3的源-漏电压很高使T3被 反向击穿，放电端Q处的正电荷可以通过第三薄膜晶体管T3和第四薄膜晶体管T4向低电 平端VGL泄放。当放电端Q上有负电荷积累时，T3的栅-源电压超过其阈值电压使T3导 通，此时第二节点P2电位很低，T4的栅-源电压超过其阈值电压使T4导通，放电端Q处的 负电荷可以通过第三薄膜晶体管T3和第四薄膜晶体管T4向低电平端VGL泄放，同时，由于 第一节点P1和第二节点P2连接于电容C的两端，P2的电位降低时电容C的自举作用使P1 的电位降低，T1的源-漏电压很高使T1被反向击穿，P1的电位升高，T2的源-漏电压很高 从而使T2被反向击穿，放电端Q处的负电荷可以通过第一薄膜晶体管T1和第二薄膜晶体 管T2向高电平端VGH泄放。
[0029] 或者，如图5所示，上述第一至第四薄膜晶体管均为P型薄膜晶体管，上述第一参 考电平端为低电平端VGL，上述第二参考电平端为高电平端VGH。图5所示的ESD保护电路 和图4所示的ESD保护电路差别为图5所示ESD保护电路中薄膜晶体管为P型薄膜晶体管， 图4所示ESD保护电路中薄膜晶体管为N型薄膜晶体管，放电端Q处有正电荷积累时，正电 荷通过第三薄膜晶体管T3和第四薄膜晶体管T4向高电平端VGH泄放，以及正电荷通过第 一薄膜晶体管T1和第二薄膜晶体管T2向低电平端VGL释放；放电端Q处有负电荷积累时， 负电荷通过第一薄膜晶体管T1和第二薄膜晶体管T2向低电平端VGL释放，以及负电荷通 过第三薄膜晶体管T3和第四薄膜晶体管T4向高电平端VGH释放。
[0030] 需要说明的是，上述各薄膜晶体管的源极和漏极可以互换。
[0031] 本实施例中的静电放电保护电路，当放电端处电荷积累过高时，放电端向一个电 平端泄放电荷的同时会击穿与另一个电平端连接的薄膜晶体管，增加了放电端向另一个电 平端泄放电荷的通道，可以使放电端处积累的电荷同时向两个电平端泄放电荷，实现了电 荷积累过高时的更快速的放电，从而降低了与放电端连接的电路被击穿失效的风险。
[0032] 本发明实施例提供一种显示基板，包括：上述的静电放电保护电路的放电端连接 于该显示基板中的信号线。
[0033] 具体地，上述信号线可以为数据线或栅线。
[0034] 本发明实施例还提供一种显示装置，包括上述的显示基板。
[0035] 该显示装置可以为：液晶面板、电子纸、0LED面板、手机、平板电脑、电视机、显示 器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0036] 本发明实施例中的显示基板和显示装置，当静电放电保护电路中放电端处电荷积 累过高时，放电端向一个电平端泄放电荷的同时会击穿与另一个电平端连接的薄膜晶体 管，增加了放电端向另一个电平端泄放电荷的通道，可以使放电端处积累的电荷同时向两 个电平端泄放电荷，实现了电荷积累过高时的更快速的放电，从而降低了与放电端连接的 电路被击穿失效的风险。
[0037] 以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何 熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵 盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【权利要求】
1. 一种静电放电保护电路，其特征在于，包括： 第一薄膜晶体管，其源极连接于第一参考电平端，其栅极和漏极相互连接作为第一节 占. 第二薄膜晶体管，其源极连接于所述第一节点，其栅极和漏极相互连接作为放电端； 第三薄膜晶体管，其源极连接于所述放电端，其栅极和漏极连接相互连接作为第二节 点，所述第二节点连接于所述第一节点； 第四薄膜晶体管，其源极连接于所述第二节点，其栅极和漏极连接于第二参考电平端。
2. 根据权利要求1所述的静电放电保护电路，其特征在于， 所述第一至第四薄膜晶体管均为N型薄膜晶体管，所述第一参考电平端为高电平端， 所述第二参考电平端为低电平端； 或者，所述第一至第四薄膜晶体管均为P型薄膜晶体管，所述第一参考电平端为低电 平端，所述第二参考电平端为高电平端。
3. -种静电放电保护电路，其特征在于，包括： 第一薄膜晶体管，其源极连接于第一参考电平端，其栅极和漏极相互连接作为第一节 占. 第二薄膜晶体管，其源极连接于所述第一节点，其栅极和漏极相互连接作为放电端； 第三薄膜晶体管，其源极连接于所述放电端，其栅极和漏极相互连接作为第二节点； 电容，其第一端连接于所述第一节点，其第二端连接于所述第二节点； 第四薄膜晶体管，其源极连接于所述第二节点，其栅极和漏极连接于第二参考电平端。
4. 根据权利要求3所述的静电放电保护电路，其特征在于， 所述第一至第四薄膜晶体管均为N型薄膜晶体管，所述第一参考电平端为高电平端， 所述第二参考电平端为低电平端； 或者，所述第一至第四薄膜晶体管均为P型薄膜晶体管，所述第一参考电平端为低电 平端，所述第二参考电平端为高电平端。
5. -种显示基板，其特征在于，包括： 如权利要求1至4中任意一项所述的静电放电保护电路，所述静电放电保护电路的放 电端连接于所述显示基板中的信号线。
6. 根据权利要求5所述的显示基板，其特征在于， 所述信号线为数据线或栅线。
7. -种显示装置，其特征在于，包括如权利要求5或6所述的显示基板。
【文档编号】H02H9/04GK104113053SQ201410160230
【公开日】2014年10月22日 申请日期:2014年4月21日 优先权日:2014年4月21日
【发明者】李永谦 申请人:京东方科技集团股份有限公司