专利名称：输出缓冲器电路的制作方法
技术领域：
本发明涉及在半导体集成电路中所使用的输出缓冲器电路，特别是涉及由CMOS所构成的输出缓冲器电路。
近年来，随着数字信号处理的高速化，在输出缓冲器电路中要求其高速化。因此，作为现有的输出缓冲器电路，为了高速化而使用电流驱动能力大的晶体管的COMS构成的输出缓冲器电路是公知的。
图14是表示现有的输出缓冲器电路的简要构成的电路图。现有的输出缓冲器电路包括作为前置驱动器的反向器电路91和串联连接驱动能力大的P沟道型MOS晶体管QP0和N沟道型MOS晶体管QN0的最后段的CMOS输出电路。在从P沟道型MOS晶体管QP0和N沟道型MOS晶体管QN0的连接点所引出的最后段的CMOS输出电路的输出端上连接负载电容CL。
下面对现有的输出缓冲器电路的动作进行说明。图15是表示现有的输出缓冲器电路的动作的定时图。在现有的输出缓冲器电路的动作中，当输入反向器电路91的输入信号Vin是“L”电平时，反向器电路91的输出信号A0为“H”电平，P沟道型MOS晶体管QP0关断，N沟道型MOS晶体管QN0导通。由此，负载电容CL为放电状态，输出缓冲器电路的输出信号Vout0为“L”电平。
当输入信号Vin从“L”电平变为“H”电平时，反向器电路91的输出信号A0从“H”电平变为“L”电平，P沟道型MOS晶体管QP0导通，N沟道型MOS晶体管QN0关断。由此，负载电容CL被充电，输出信号Vout0为“H”电平。而且，输入信号Vin从“H”电平再变为“L”电平时，反向器电路91的输出信号A0从“L”电平变为“H”电平，P沟道型MOS晶体管QP0关断，N沟道型MOS晶体管QN0导通。由此，负载电容CL所充电荷被放电，输出信号Vout0为“L”电平。
为了使输出缓冲器电路高速化，在增大作为输出晶体管的P沟道型MOS晶体管QP0和N沟道型MOS晶体管QN0的电流驱动能力的情况下，当负载电容CL较大时，负载电容CL与布线等的电感共振，在输出信号Vout0的上升和下降时，会发生溢出、下溢、阻尼振荡。参照图16来对发生这些阻尼振荡等的原理进行说明。图16是表示输出“L”电平的状态下即N沟道型MOS晶体管QN0导通状态下的现有的输出缓冲器电路的简要等效电路的电路图。
在现有的输出缓冲器电路的等效电路中，N沟道型MOS晶体管QN0用并联连接电流源92和导通电阻Ron的电路来表示。并且，连接在输出缓冲器电路的输出端子93上的负荷侧用串联连接由布线、电路板上的图形和集成电路的连接线等所产生的电感94和负荷电容95的电路表示。由此，包含输出缓冲器电路和负荷侧的等效电路构成LCR共振电路。该LCR共振电路的共振频率f0和共振频率中的θ值用下式表示f0=1／(2π·SQRT(LC))θ=jω0·L／Ron其中，2πf0=ω0，SQRT(X)表示X的平方根。
为了使输出缓冲器电路高速化，输出晶体管的电流驱动能力越大，输出晶体管的导通电阻Ron越小。由此，θ值变高，输出缓冲器电路中，随输入信号Vin0的“H”电平，“L”电平变化而产生共振，而产生输出信号Vout0的阻尼振荡。
根据上述现有技术，当为了使输出缓冲器电路高速化而过度增大输出晶体管的电流驱动能力时，在输出信号Vout0的上升和下降过程中，产生溢出、下溢、阻尼振荡。由此，在信号传输中，存在发生噪声而成为逻辑电路系统的误动作的原因的可能性，而且，存在发生所谓的不需要的辐射的对其他电子装置造成影响的电波的一个原因的可能性，因此，增大输出晶体管的电流驱动能力是有限度的，而存在不能得到所希望的高速动作的问题。
鉴于上述问题，本发明的目的是提供一种能够降低输出信号的溢出、下溢及阻尼振荡来防止误动作并且驱动能力较大的，高速的输出缓冲器电路。
为了解决上述问题，实现上述目的，本发明所涉及的输出缓冲器电路，具有成为CMOS构成的输出装置，其特征在于，包括校正装置，配置在输出缓冲器电路的输入端子和上述输出装置之间，当输出给上述输出装置的信号从相对低的第一电位电平上升到相对高的第二电位电平时，使上述信号暂时下降，当上述信号从相对高的第二电位电平降低到相对低的第一电位电平时，使上述信号暂时上升。
根据本发明，校正装置，当输出给上述输出装置的信号从相对低的第一电位电平(“L”电平)上升到相对高的第二电位电平(“H”电平)时，使该信号暂时下降，当该信号从相对高的第二电位电平降低到相对低的第一电位电平时，使该信号暂时上升。由此，当输出信号上升时，在溢出发生之前，暂时提高加在输出装置的栅极上的电压，而能够抑制输出信号的上升，并且，当输出信号下降时，在下溢发生之前，暂时降低加在输出装置的栅极上的电压，而能够抑制输出信号的下降。
根据接着的发明的输出缓冲器电路，具有成为CMOS构成的输出装置，其特征在于，包括校正装置，配置在输出缓冲器电路的输出端子和上述输出装置之间，当上述输出装置输出的信号从相对低的第一电位电平上升到相对高的第二电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的上升，当上述输出装置输出的信号从相对高的第二电位电平降低到相对低的第一电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的下降。
根据本发明，校正装置，当输出装置输出的信号从相对低的第一电位电平上升到相对高的第二电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的上升，当输出装置输出的信号从相对高的第二电位电平降低到相对低的第一电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的下降。由此，当输出信号上升时，在溢出发生之前，能够暂时抑制输出信号的上升，并且，当输出信号下降时，在下溢发生之前，能够暂时抑制输出信号的下降。
根据接着的发明的输出缓冲器电路，其特征在于，上述校正装置具有第一调整装置，用于调整使输出给上述输出装置的信号暂时下降或者上升的定时，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的定时。
根据本发明，通过第一调整装置，来调整使输出给上述输出装置的信号暂时下降或者上升的定时，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的定时，而能够用与连接的负荷侧的特性(电容等)相对应的适当的定时来使输出给输出装置的信号暂时下降或上升，或者，能够抑制输出缓冲器电路的输出信号的上升或下降。
根据接着的发明的输出缓冲器电路，具有成为CMOS构成的输出装置，其特征在于，包括校正装置，通过与上述输出装置的输出信号的上升或下降相对应的定时，来使输出给上述输出装置的信号暂时上升或者下降。
根据本发明，校正装置，通过与上述输出装置的输出信号的上升或下降相对应的定时，来使输出给上述输出装置的信号暂时上升或者下降。由此，当输出信号上升时，在溢出发生之前，暂时提高加在输出装置的栅极上的电压，而能够抑制输出信号的上升，并且，当输出信号下降时，在下溢发生之前，暂时降低加在输出装置的栅极上的电压，而能够抑制输出信号的下降。而且，即使不进行定时的设定，也能用与连接的负荷侧的特性相对应的适当的定时来使信号暂时下降或上升。
根据接着的发明的输出缓冲器电路，其特征在于，上述校正装置进一步具有第二调整装置，用于调整使输出给上述输出装置的信号暂时下降或上升的时间长度，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的时间长度。
根据本发明，通过第二调整装置，来调整使输出给输出装置的信号暂时下降或上升的时间长度，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的时间长度，就能使信号暂时下降或上升与连接的负荷侧的特性相对应的适当的时间。
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中图1是表示本发明的实施例1所涉及的输出缓冲器电路的简要构成的电路图；图2是表示图1所示的实施例1所涉及的选择器电路的构成的电路图；图3是表示图1所示的实施例1所涉及的延迟电路的构成的电路图；图4是表示实施例1所涉及的输出缓冲器电路的动作的定时图；图5是表示本发明的实施例2所涉及的输出缓冲器电路的简要构成的电路图；图6是表示图5所示的实施例2所涉及的选择器控制电路的构成的电路图；图7是表示图5，6所示的实施例2所涉及的选择器电路的构成的电路图；图8是表示图6所示的实施例2所涉及的带SET的DF／F的构成的电路图；图9是表示图6所示的实施例2所涉及的带SET／RESET的DF／F的构成的电路图；图10是表示实施例2所涉及的输出缓冲器电路的动作的定时图；图11是表示本发明的实施例3所涉及的输出缓冲器电路的简要构成的电路图；图12是表示图11所示的实施例3所涉及的选择器电路的构成的电路图；图13是表示实施例3所涉及的输出缓冲器电路的动作的定时图；图14是表示现有的输出缓冲器电路的简要构成的电路图；图15是表示现有的输出缓冲器电路的动作的定时图；图16是表示现有的输出缓冲器电路的简要等效电路的电路图。
下面根据附图详细说明本发明所涉及的输出缓冲器电路的实施例。而且，本发明并不受该实施例的限制。
实施例1图1是表示本发明的实施例1所涉及的输出缓冲器电路的简要构成的电路图。实施例1所涉及的输出缓冲器电路包括输入来自输出缓冲器电路外部的输入信号Vin并输出被反向的信号的反向器电路1、输入反向器电路1的输出信号A1并输出被延迟的信号的延迟电路2、输入反向器电路1的输出信号A1和延迟电路2的输出信号并进行“异”的逻辑运算的EXOR电路3、输入EXOR电路3的输出信号B1并输出被延迟的信号的延迟电路4、输入输入信号Vin，反向器电路1的输出信号A1和延迟电路4的输出信号并根据延迟电路4的输出信号的逻辑电平(“H”电平或“L”电平)来选择输入信号Vin或者反向器电路1的输出信号A1而输出的选择器电路5、把选择器电路5的输出信号C1作为栅极输入的最后段的CMOS输出电路。
最后段的CMOS输出电路由串联设置在电源和地之间的驱动能力大的P沟道型MOS晶体管QP1和N沟道型MOS晶体管QN1组成，从晶体管QP1和晶体管QN1的共同连接点输出输出缓冲器电路的输出信号Vout1。EXOR电路3从一个输入端子X11输入信号A1，从另一个输入端子X12输入延迟电路2的输出信号，来进行“异”的逻辑运算。
在输入信号Vin的逻辑电平不变化的情况下，信号A1的逻辑电平不变化，延迟电路2的输出信号的逻辑电平也不变化，因此，信号A1与延迟电路2的输出信号的逻辑电平是相同的，EXOR电路3进行“L”电平的输出。另一方面，当输入信号Vin的逻辑电平变化时，信号A1的逻辑电平变化，延迟电路2的输出信号的逻辑电平在一定的延迟后也变化。
从信号A1的逻辑电平发生变化到经过了延迟电路2所产生的延迟时间为止期间，信号A1与延迟电路2的输出信号的逻辑电平是不同的，因此，EXOR电路3进行“H”电平的输出。即，当输入信号Vin的逻辑电平变化时，从EXOR电路3输出逻辑电平按“L”，“H”，“L”变化的脉冲信号。从EXOR电路3所输出的脉冲信号在由延迟电路4所产生的延迟之后，被输入选择器电路5。
图2是表示图1所示的选择器电路5的构成的电路图。选择器电路5包括反向器电路8，9和开关6，7。反向器电路8，9输出与从输入端子X23输入的延迟电路4的输出信号相同的逻辑电平的信号S1A和相反的逻辑电平的信号S1B。开关6，7根据信号S1A，S1B的逻辑电平进行接通、断开，来把输入端子X21，X22中的一方与输出端子YS1相连接。由此，当延迟电路4的输出信号是“H”电平时，选择输入端子X22来输出输入信号Vin，当延迟电路4的输出信号是“L”电平时，选择输入端子X21来输出信号A1。
图3是表示图1所示的延迟电路2，4的构成的电路图。延迟电路2，4具有多个延迟电路10a，10b～10c，通过改变使用的延迟电路10a，10b～10c的数量，就能调整延迟量。由此，能够调整上述输出给选择器电路5的输入端子X23的脉冲信号。具体地说，通过调整延迟电路2的延迟量，能够调整该脉冲信号呈现“H”电平的时间，通过调整延迟电路4的延迟量，就能调整从输入信号Vin的逻辑电平发生变化到该脉冲信号呈现“H”电平为止的时间。
由P沟道型MOS晶体管QP1和N沟道型MOS晶体管QN1组成的最后段的CMOS输出电路对应于本发明的输出装置，由延迟电路2、EXOR电路3、延迟电路4和选择器电路5组成组合电路对应于本发明的校正装置，延迟电路4对应于本发明的第一调整装置，延迟电路2对应于本发明的第二调整装置。
在以上的构成中，参照定时图来对实施例1的动作进行说明。图4是表示实施例1所涉及的输出缓冲器电路的动作的定时图。在实施例1所涉及的输出缓冲器电路的动作中，首先，在延迟电路2产生的延迟时间与延迟电路4产生的延迟时间之和的时间以上的足够时间内，当输入信号Vin稳定在“L”电平下时，反向器电路1的输出信号A1为“H”电平，并且，EXOR电路3的输出信号B1为“L”电平，延迟电路4的输出信号也为“L”电平。
由于延迟电路4的输出信号是“L”电平，选择器电路5选择信号A1，选择器电路5的输出信号C1为“H”电平。由此，晶体管QP1关断，晶体管QN1导通，连接在输出缓冲器电路的输出端子上的未图示的负荷电容为放电状态，输出缓冲器电路的输出信号Vout1为“L”电平。
当输入信号Vin上升时，即，从“L”电平变化为“H”电平时，反向器电路1的输出信号A1从“H”电平变为“L”电平。如上述那样，从EXOR电路3输出逻辑电平按“L”、“H”、“L”变化的脉冲信号，在延迟电路4产生的延迟之后，被输入选择器电路5。选择器电路5选择信号A1进行输出，但仅在从输入端子X23输入的脉冲信号为“H”电平期间，选择成为与信号A1相反的逻辑电平的输入信号Vin来输出。即，选择器电路5的输出信号C1按“信号A1”，“输入信号Vin”，“信号A1”这样切换。
当选择器电路5在选择输入信号Vin之前选择信号A1时，信号A1变为“L”电平，由此，晶体管QP1导通，晶体管QN1关断，开始向未图示的负荷电容充电，输出信号Vout1的电平上升。在延迟电路4所产生的延迟之后，输入选择器电路5的脉冲信号变为“H”电平，选择器电路5选择作为“H”电平的输入信号Vin。由此，晶体管QP1关断，晶体管QN1导通，暂时切断向未图示的负荷电容的充电和在布线、电路板上的图形以及集成电路的连接线等的电感成分中流通的电流。
该切断持续保持输入选择器电路5的脉冲信号是“H”电平时间段，即持续保持延迟电路2所产生的延迟时间。这样，能够抑制溢出、阻尼振荡。在经过延迟电路2所产生的延迟时间之后，输入选择器电路5的脉冲信号再次成为“L”电平，选择器电路5再次选择作为“L”电平的信号A1，由此，晶体管QP1导通，晶体管QN1关断，未图示的负荷电容被充电，输出信号Vout1成为“H”电平。
当输入信号Vin下降时，即，从“H”电平变为“L”电平时，反向器电路1的输出信号A1从“L”电平变为“H”电平。如上述那样，从EXOR电路3输出逻辑电平按“L”、“H”、“L”变化的脉冲信号，在延迟电路4所产生的延迟之后，被输入选择器电路5。选择器电路5选择信号A1而输出，但仅在从输入端子X23输入的脉冲信号为“H”电平期间，选择成为与信号A1相反的逻辑电平的输入信号Vin而输出。即，选择器电路5的输出信号C1按“信号A1”，“输入信号Vin”，“信号A1”那样进行切换。
当选择器电路5在选择输入信号Vin之前选择信号A1时，信号A1变为“H”电平，由此，晶体管QP1关断，晶体管QN1导通，开始进行被充给未图示的负荷电容的电荷的放电，输出信号Vout1的电平下降。在延迟电路4所产生的延迟之后，输入选择器电路5的脉冲信号变为“H”电平，选择器电路5选择作为“L”电平的输入信号Vin。由此，晶体管QP1导通，晶体管QN1关断，暂时切断未图示的负荷电容的放电和在布线、电路板上的图形以及集成电路的连接线等的电感成分中流通的电流。
该切断持续保持输入选择器电路5的脉冲信号是“H”电平时间段，即持续保持延迟电路2所产生的延迟时间。这样，能够抑制下溢、阻尼振荡。在经过延迟电路2所产生的延迟时间之后，输入选择器电路5的脉冲信号再次成为“L”电平，选择器电路5再次选择作为“H”电平的信号A1，由此，晶体管QP1关断，晶体管QN1导通，未图示的负荷电容成为放电状态，输出信号Vout1成为“L”电平。
如上述那样，根据实施例1，在最后段的CMOS输出电路的输出信号Vout1发生溢出之前，暂时提高加在最后段的CMOS输出电路的栅极电极上的电压，抑制输出信号Vout1的上升，并且，在输出信号Vout1发生下溢之前，暂时减小加在最后段的CMOS输出电路的栅极电极上的电压，抑制输出信号Vout1的下降，由此，能够降低输出信号的溢出、下溢和阻尼振荡，而防止误动作，并且，能够增大输出缓冲器电路的驱动能力，而实现高速化。
延迟电路2，4的延迟量可以变更，通过调整延迟电路2，4的延迟量，能够根据连接在输出缓冲器电路的输出端子上的负荷侧的特性(电容等)，来调整暂时提高或者降低加在输出电路的栅极电极上的电压的定时和长度，由此，不需要对每个负荷侧的特性都准备输出缓冲器电路，而能够降低成本。而且，由上述用于降低溢出、下溢和阻尼振荡的延迟电路2、EXOR电路3、延迟电路4和选择器电路5组成的组合电路所产生的延迟时间足够小，而适合于输出缓冲器电路的高速化。
实施例2图5是表示本发明的实施例2所涉及的输出缓冲器电路的简要构成的电路图。实施例2所涉及的输出缓冲器电路包括输入来自输出缓冲器电路外部的输入信号Vin和复位信号来进行“与”运算的AND电路11、输入AND电路11的输出信号并进行反转而输出的反向器电路12、选择器空制电路81、输入AND电路11的输出信号和反向器电路12的输出信号A2并根据选择器控制电路81的输出信号B2的逻辑电平来进行选择的选择器电路13、把选择器电路13的输出信号C2作为栅极输入的最后段的CMOS输出电路。
最后段的CMOS输出电路由串联设置在电源和地之间的驱动能力大的P沟道型MOS晶体管QP2和N沟道型MOS晶体管QN2组成，从晶体管QP2和晶体管QN2的共同连接点输出输出缓冲器电路的输出信号Vout2。
图6是表示图5所示的选择器控制电路81的简要构成的电路图。选择器控制电路81包括输入输出信号Vout2和复位信号来进行“与”运算的AND电路14；输入AND电路14的输出信号并把VDD电位的1／2作为基准来进行比较的比较器15；输入输入信号Vin并进行延迟而输出的延迟电路16；从输入端子T1输入延迟电路16的输出信号，从输入端子D1输入信号A2，从输入端子S1输入比较器15的输出信号的带SET的D触发器(以下称为带SET的DF／F)17；输入端子X51被接地，从输入端子X52输入比较器15的输出信号，根据带SET的DF／F的输出信号的逻辑电平来进行选择的选择器电路18。
选择器控制电路81还包括输入输出信号Vout2和复位信号来进行“与”运算的AND电路19；输入AND电路19的输出信号并把VDD电位的1／2作为基准来进行比较的比较器20；输入比较器20的输出信号并进行反转而输出的反向器电路21；输入信号C2并进行反转而输出的反向器电路22；输入反向器电路22的输出信号并进行延迟而输出的延迟电路23；从输入端子R2输入复位信号，从输入端子T2输入延迟电路23的输出信号，从输入端子D2输入输入信号Vin，从输入端子S2输入反向器电路21的输出信号的带SET的D触发器(以下称为带SET的DF／F)24；输入端子X61同电源相连接，从输入端子X62输入比较器20的输出信号，根据带SET的DF／F的输出信号来进行选择的选择器电路25；输入选择器电路25的输出信号并进行反转而输出的反向器电路26；输入选择器电路18的输出信号D2和反向器电路26的输出信号E2，根据信号A2进行选择并输出信号B2的选择器27。
选择器电路13，18，25，27全都具有相同的构成。图7是表示图5，6所示的选择器电路13，18，25，27的构成的电路图。选择器电路13，18，25，27具有反向器电路30，31和开关28，29。反向器电路30，31输出与从输入端子X33，X43，X53，X63输入的信号相同的逻辑电平的信号S2A和相反的逻辑电平的信号S2B。开关28，29根据信号S2A，S2B的逻辑电平而导通，关断，输入端子X31，X41，X51，X61或者X32，X42，X52，X62的任一方与输出端子YS2，YS3，YS4，YS5相连接。
图8是表示图6所示的带SET的DF／F 17的构成的电路图，图9是表示图6所示的带SET／RESET的DF／F 24的构成的电路图。带SET的DF／F 17由开关32，33，34，35、NAND电路36，37、反向器电路38，39，40，41，42组成的电路所构成。带SET／RESET的DF／F 24由开关43，44，45，46、NAND电路47，48，49，50、反向器电路51，52，53组成的电路所构成。
延迟电路16，23具有与图3所示的实施例所涉及的延迟电路相同的构成，延迟量是可变的。而且，由AND电路11、选择器电路13和选择器控制电路81组成的组合电路对应于本发明的校正装置，延迟电路16，23对应于本发明的第二调整装置。
在以上的构成中，参照定时图来对实施例2的动作进行说明。图10是表示实施例2所涉及的输出缓冲器电路的动作的定时图。在实施例2所涉及的输出缓冲器电路的动作中，初始状态为RESET信号为“L”电平的复位状态。在RESET信号变为“H”电平，而解除复位之后，开始动作。首先，当输入信号Vin为“L”电平时，AND电路11，14，19的输出信号为“L”电平，反向器电路12的输出信号A2为“H”电平。
由于信号A2为“H”电平为“H”电平，选择器电路27选择来自输入端子X42的输入即反向器电路26的输出信号E2。而且，由于AND电路19的输出信号为“L”电平，比较器20的输出信号为“L”电平，反向器电路21的输出信号为“H”电平，带SET／RESET的DF／F 24的输出信号为“L”电平。由于带SET／RESET的DF／F24为“L”电平，选择器电路25选择来自输入端子X61的输入即电源的“H”电平并输出。
反向器电路26输入选择器电路25的输出信号，输出“L”电平的信号E2。由于选择器电路27选择信号E2，则信号B2为“L”电平。由于信号B2为“L”电平，则选择器电路13选择信号A2，选择器电路13的输出信号C2为“H”电平。由此，晶体管QP2关断，晶体管QN2导通，连接在输出缓冲器电路的输出端子上的未图示的负荷电容成为放电状态，输出缓冲器电路的输出信号Vout2为“L”电平。
当输入信号Vin上升时，即从“L”电平变为“H”电平时，反向器电路12的输出信号A2和信号C2从“H”电平变为“L”电平。由此，晶体管QP2导通，晶体管QN2关断，向未图示的负荷电容的充电开始，输出信号Vout2开始从“L”电平变为“H”电平。由于信号A2变为“L”电平，则选择器27选择选择器电路18的输出信号D2。带SET的DF／F 17的初始状态的输出信号是“H”电平，选择器电路18选择输入端子X52的输入，即比较器15的输出信号。
当输出信号Vout2变为1／2VDD以上时，比较器15的输出从“L”电平变为“H”电平，因此，选择器电路18的输出信号D2从“L”电平变为“H”电平，信号B2从“L”电平变为“H”电平。由于信号B2变为“H”电平，则选择器电路13选择成为与信号A2相反的逻辑电平的AND电路11的输出信号，信号C2成为“H”电平。由此，晶体管QP2关断，晶体管QN2导通，暂时切断向未图示的负荷电容的充电和在布线、印刷电路板上的图形及集成电路的连接线等中以电感成分流通的电流。
接着，从延迟电路16输出使输入信号Vin延迟的信号。在延迟电路16的输出信号的上升沿，向带SET的DF／F 17写入“L”电平的信号A2，带SET的DF／F 17的输出信号变为“L”电平。由于带SET的DF／F 17的输出信号变为“L”电平，选择器电路18选择来自输入端子X51的输入即接地的“L”电平来输出。由于选择器电路18的输出信号D2成为“L”电平，则信号B2成为“L”电平，选择器电路13选择信号A2来输出。
由此，选择器电路13的输出信号C2再次成为“L”电平，晶体管QP2导通，晶体管QN2关断，未图示的负荷电容被充电，输出信号Vout2成为“H”电平。即，当输入信号Vin从“L”电平变为“H”电平时，输出信号Vout2开始变为“L”电平，当成为1／2VDD时，信号C2暂时从“L”电平变为“H”电平，输出信号Vout2的上升被抑制，信号C2再次成为“L”电平，输出信号Vout2成为“H”电平。
信号C2为“H”电平的期间取决于由延迟电路16所产生的延迟时间。即，输出信号Vout2的上升被抑制了延迟电路16的延迟时间。而且，通过输出信号Vout2成为“H”电平，AND电路19的输出信号为“H”电平，比较器20的输出信号为“H”电平，反向器电路21的输出信号为“L”电平。带SET／RESET的DF／F 24成为SET状态，带SET／RESET的DF／F 24的输出信号变为“H”电平。由此，选择器电路25选择比较器20的输出信号而输出，反向器电路26的输出信号E2为“L”电平。
这样，能够抑制溢出、阻尼振荡。而且，由于反馈输出信号Vout2来调整定时，则自动地进行适应于负荷侧的特性的适当的定时调整。用于定时调整的比较器15的基准电位不限于1／2VDD，也可以是能够抑制溢出、阻尼振荡的其他值。
而且，当输入信号Vin下降时，输入信号Vin从“H”电平变为“L”电平，反向器电路12的输出信号A2和信号C2从“L”电平变为“H”电平。由此，晶体管QP2关断，晶体管QN2导通，未图示的负荷电容的放电开始进行，输出信号Vout2开始从“H”电平变为“L”电平。由于信号A2变为“H”电平，则选择器27选择反向器电路26的输出信号E2。
当输出信号Vout2变为1／2VDD以下时，比较器20的输出信号从“H”电平变为“L”电平，因此，选择器电路25的输出信号从“H”电平变为“L”电平，信号E2，B2从“L”电平变为“H”电平。由于信号B2变为“H”电平，则选择器电路13选择成为与信号A2相反的逻辑电平的AND电路11的输出信号，信号C2成为“L”电平。由此，晶体管QP2导通，晶体管QN2关断，暂时切断向未图示的负荷电容的充电和在布线、印刷电路板上的图形及集成电路的连接线等中以电感成分流通的电流。
接着，从延迟电路23输出使信号C2的反转信号延迟的信号。在延迟电路23的输出信号的上升沿，向带SET／RESET的DF／F24写入“L”电平的输入信号Vin，带SET／RESET的DF／F 24的输出信号变为“L”电平。由于带SET／RESET的DF／F24的输出信号变为“L”电平，选择器电路25选择来自输入端子X61的输入即电源的“H”电平来输出。信号E2，B2再次成为“L”电平，选择器电路13再次选择信号A2来输出。
由此，选择器电路13的输出信号C2再次成为“H”电平，晶体管QP2关断，晶体管QN2导通，未图示的负荷电容成为放电状态，输出信号Vout2成为“L”电平。即，当输入信号Vin从“H”电平变为“L”电平时，输出信号Vout2开始变为“L”电平，当成为1／2VDD时，信号C2暂时从“L”电平变为“H”电平，输出信号Vout2的下降被抑制，信号C2再次成为“L”电平，输出信号Vout2成为“L”电平。
信号C2为“H”电平的期间取决于由延迟电路23所产生的延迟时间。即，输出信号Vout2的下降被抑制了延迟电路23的延迟时间。而且，通过输出信号Vout2成为“L”电平，AND电路14的输出信号为“L”电平，比较器15的输出信号为“L”电平。带SET的DF／F 17成为SET状态，带SET的DF／F 17的输出信号变为“H”电平。由此，选择器电路18选择比较器15的输出信号而输出，信号D2为“L”电平。
这样，能够抑制下溢、阻尼振荡。而且，由于反馈输出信号Vout2来调整定时，则自动地进行适应于负荷侧的特性的适当的定时调整。用于定时调整的比较器20的基准电位不限于1／2VDD，也可以是能够抑制下溢、阻尼振荡的其他值。
如上述那样，根据实施例2，在最后段的CMOS输出电路的输出信号Vout2发生溢出之前，暂时提高加在最后段的CMOS输出电路的栅极电极上的电压，抑制输出信号Vout2的上升，并且，在最后段的CMOS输出电路的输出信号Vout2发生下溢之前，暂时降低加在最后段的CMOS输出电路的栅极电极上的电压，抑制输出信号Vout2的下降，因此，能够降低输出信号的溢出、下溢和阻尼振荡，防止误动作，并且，能够加大输出缓冲器电路的驱动能力，实现高速化。
延迟电路16，23的延迟量可以变更，通过调整延迟电路16，23的延迟量，能够根据连接在输出缓冲器电路的输出端子上的负荷侧的特性(电容等)，来调整暂时提高或者降低加在输出电路的栅极电极上的电压的长度，而且，用比较器15，20来监视输出信号Vout2的值，能够自动地进行对应于负荷侧的适当定时设定。由此，不需要对每个负荷侧的特性都准备输出缓冲器电路，不需要考虑负荷侧的特性来进行定时设定，因此，能够降低成本。而且，由上述用于降低溢出、下溢和阻尼振荡的AND电路11、选择器电路13和选择器控制电路81组成的组合电路所产生的延迟时间足够小，而适合于输出缓冲器电路的高速化。
实施例3图11是表示本发明的实施例3所涉及的输出缓冲器电路的简要构成的电路图。实施例3所涉及的输出缓冲器电路包括输入来自输出缓冲器电路外部的输入信号Vin并输出反转的信号的反向器电路54；把反向器电路54的输出信号A3作为栅极输入的最后段的CMOS输出电路、输入信号A3并输出被延迟的信号的延迟电路55；输入信号A3和延迟电路55的输出信号来进行“同”运算的EXNOR电路56；输入信号A3和EXNOR电路56的输出信号B3来进行“或”运算的OR电路57；输入信号B3而进行延迟的延迟电路58；输入OR电路57的输出信号C3并进行延迟的延迟电路59；选择器电路60。
选择器电路60的输入端子X71连接在电源上，输入端子X72接地，从输入端子X73输入最后段的CMOS输出电路的输出信号D3，从输入端子X74输入延迟电路58的输出信号，从输入端子X75输入延迟电路59的输出信号，根据延迟电路58，59的输出信号的逻辑电平来进行选择。最后段的CMOS输出电路由串联设置在电源和地之间的驱动能力大的P沟道型MOS晶体管QP3和N沟道型MOS晶体管QN3组成，从晶体管QP3和晶体管QN3的共同连接点输出信号D3。
当输入信号Vin的逻辑电平没有变化时，信号A3的逻辑电平不变化，延迟电路55的输出信号的逻辑电平不变化，因此，信号A3与延迟电路55的输出信号的逻辑电平是相同的，EXNOR电路56进行“H”电平的输出。另一方面，当输入信号Vin的逻辑电平变化时，信号A3的逻辑电平进行变化，延迟电路55的输出信号的逻辑电平在一定延迟后进行变化。
从信号A3的逻辑电平发生变化到经过了延迟电路55所产生的延迟时间为止期间，信号A3与延迟电路55的输出信号的逻辑电平是不同的，因此，EXNOR电路56进行“L”电平的输出。即，当输入信号Vin的逻辑电平变化时，从EXNOR电路56输出逻辑电平按“H”，“L”，“H”变化的脉冲信号。信号A3为“L”电平的情况下，从EXNOR电路56输出该脉冲信号时，与EXNOR电路56一样，从OR电路57输出逻辑电平按“H”，“L”，“H”变化的脉冲信号。从EXNOR电路56，OR电路57所输出的脉冲信号在由延迟电路58，59所产生的延迟之后，被输入选择器电路60。
图12是表示图11所示的选择器电路60的构成的电路图。选择器电路60包括反向器电路67，68，69，70和开关61，62，63，64，65，66。反向器电路67，68输出与从输入端子X74输入的延迟电路58的输出信号相同逻辑电平的信号S6A和相反的逻辑电平的信号S6B。反向器电路69，70输出与从输入端子X75输入的延迟电路59的输出信号相同逻辑电平的信号S6C和相反的逻辑电平的信号S6D。
开关61～66根据信号S6A～S6D的逻辑电平而接通，断开，把输入端子X71，X72，X73的任一个与输出端子YS6相连接。由此，当延迟电路58和延迟电路59的输出信号为“H”电平时，选择输入端子X73而输出信号D3，当延迟电路58和延迟电路59的输出信号为“L”电平时，选择输入端子X72而把输出端子YS6与地进行连接，当延迟电路58的输出信号为“L”电平，延迟电路59的输出信号为“H”电平时，选择输入端子X71，把电源与输出端子YS6相连接。
延迟电路55，58，59为与图3所示的实施例1所涉及的延迟电路相同的构成，延迟量为可变的。由P沟道型MOS晶体管QP3和N沟道型MOS晶体管QN3组成的最后段的CMOS输出电路对应于本发明的输出装置，由延迟电路55、EXNOR电路56、OR电路57、延迟电路58，59和选择器电路60组成组合电路对应于本发明的校正装置，延迟电路55对应于本发明的第二调整装置，延迟电路58，59对应于本发明的第一调整装置。
在以上的构成中，参照定时图来对实施例3的动作进行说明。图13是表示实施例3所涉及的输出缓冲器电路的动作的定时图。在实施例3所涉及的输出缓冲器电路的动作中，首先，在延迟电路55产生的延迟时间与延迟电路58，59产生的延迟时间之和的时间以上的足够时间内，当输入信号Vin稳定在“L”电平下时，反向器电路54的输出信号A3为“H”电平，并且，EXOR电路56的输出信号B3为“H”电平，延迟电路58，59的输出信号为“H”电平。
由于信号A3为“H”电平，晶体管QP3关断，晶体管QN3导通。并且，由于延迟电路58，59的输出信号为“H”电平，选择器电路60选择信号D3。由此，连接在选择器电路60的输出端子即输出缓冲器电路的输出端子上的未图示的负荷电容成为放电状态，选择器电路60的输出信号即输出缓冲器电路的输出信号Vout3成为“L”电平。
当输入信号Vin上升时，即，从“L”电平变化为“H”电平时，反向器电路54的输出信号A3从“H”电平变为“L”电平。如上述那样，从EXNOR电路56，OR电路57输出逻辑电平按“H”，“L”，“H”变化的脉冲信号，在延迟电路58，59产生的延迟之后，被输入选择器电路60。选择器电路60选择信号D3进行输出，但仅在从输入端子X74和输入端子X75输入的脉冲信号都为“L”电平期间，把输出端子YS6接地。即，选择器电路60的输出信号Vout3按“信号D3”，“接地”，“信号D3”这样切换。
当选择器电路60在选择接地之前选择信号D3时，信号D3变为“L”电平，由此，晶体管QP3导通，晶体管QN3关断，开始向未图示的负荷电容充电，输出信号Vout3的电平上升。在延迟电路58，59所产生的延迟之后，输入选择器电路60的脉冲信号变为“L”电平，选择器电路60选择接地。由此，暂时切断向未图示的负荷电容的充电和在布线、电路板上的图形以及集成电路的连接线等的电感成分中流通的电流。
该切断持续保持输入选择器电路60的脉冲信号是“L”电平时间段，即持续保持延迟电路55所产生的延迟时间。这样，能够抑制溢出、阻尼振荡。在经过延迟电路55所产生的延迟时间之后，输入选择器电路60的脉冲信号再次成为“H”电平，选择器电路60再次选择信号D3，由此，未图示的负荷电容被充电，输出信号Vout3成为“H”电平。
当输入信号Vin下降时，即，从“H”电平变为“L”电平时，反向器电路54的输出信号A3从“L”电平变为“H”电平。如上述那样，从EXNOR电路56输出逻辑电平按“H”，“L”，“H”变化的脉冲信号，在延迟电路58产生的延迟之后，被输入选择器电路60。选择器电路60选择信号D3进行输出，但仅在从输入端子X74输入的脉冲信号为“L”电平期间，把输出端子YS6同电源相连接。即，选择器电路60的输出信号Vout3按“信号D3”，“电源”，“信号D3”这样切换。
当选择器电路60在选择电源之前选择信号D3时，信号A3成为“H”电平，由此，晶体管QP3关断，晶体管QN3导通，开始进行被充给未图示的负荷电容的电荷的放电，输出信号Vout3的电平下降。在延迟电路58所产生的延迟之后，从延迟电路58输出到选择器电路60的脉冲信号变为“L”电平，选择器电路60选择电源。由此，暂时切断未图示的负荷电容的放电和在布线、电路板上的图形以及集成电路的连接线等的电感成分中流通的电流。
该切断持续保持从延迟电路58输出给选择器电路60的脉冲信号是“L”电平时间段，即持续保持延迟电路55所产生的延迟时间。这样，能够抑制下溢、阻尼振荡。在经过延迟电路55所产生的延迟时间之后，从延迟电路58输出给选择器电路60的脉冲信号再次成为“H”电平，选择器电路60再次选择信号D3，由此，未图示的负荷电容成为放电状态，输出信号Vout3成为“L”电平。
如上述那样，根据实施例3，在输出信号Vout3发生溢出之前，暂时把输出端子接地，抑制输出信号的上升，并且，在输出信号Vout3发生下溢之前，暂时把输出端子连接到电源上，抑制输出信号的下降，由此，能够降低输出信号的溢出、下溢和阻尼振荡，而防止误动作，并且，能够增大输出缓冲器电路的驱动能力，而实现高速化。
延迟电路55，58，59的延迟量可以变更，通过调整延迟电路55，58，59的延迟量，能够根据连接在输出缓冲器电路的输出端子上的负荷侧的特性(电容等)，来调整暂时提高或者降低加在输出电路的栅极电极上的电压的定时和长度，由此，不需要对每个负荷侧的特性都准备输出缓冲器电路，而能够降低成本。而且，由上述用于降低溢出、下溢和阻尼振荡的延迟电路55、EXNOR电路56、OR电路57、延迟电路58，59和选择器电路60组成的组合电路所产生的延迟时间足够小，而适合于输出缓冲器电路的高速化。
发明的效果如上述那样，根据本发明，校正装置，当输出给输出装置的信号从相对低的第一电位电平(“L”电平)上升到相对高的第二电位电平(“H”电平)时，使该信号暂时下降，当该信号从相对高的第二电位电平降低到相对低的第一电位电平时，使该信号暂时上升。由此，当输出信号上升时，在溢出发生之前，暂时提高加在输出装置的栅极上的电压，而能够抑制输出信号的上升，并且，当输出信号下降时，在下溢发生之前，暂时降低加在输出装置的栅极上的电压，而能够抑制输出信号的下降，由此，具有这样的效果降低了溢出、下溢和阻尼振荡，而防止误动作，并且，驱动能力变大，使输出缓冲器电路高速化。
根据本发明，校正装置，当输出装置输出的信号从相对低的第一电位电平上升到相对高的第二电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的上升，当输出装置输出的信号从相对高的第二电位电平降低到相对低的第一电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的下降。由此，当输出信号上升时，在溢出发生之前，能够暂时抑制输出信号的上升，并且，当输出信号下降时，在下溢发生之前，能够暂时抑制输出信号的下降，由此，具有这样的效果降低了溢出、下溢和阻尼振荡，而防止误动作，并且，驱动能力变大，使输出缓冲器电路高速化。
根据本发明，通过第一调整装置，来调整使输出给上述输出装置的信号暂时下降或者上升的定时，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的定时，而能够用与连接的负荷侧的特性相对应的适当的定时来使输出给输出装置的信号暂时下降或上升，或者，能够抑制输出缓冲器电路的输出信号的上升或下降，由此，具有这样的效果不需要对每个连接的负荷侧的特性都准备不同的输出缓冲器电路，而能够降低成本。
根据本发明，校正装置，通过与上述输出装置的输出信号的上升或下降相对应的定时，来使输出给上述输出装置的信号暂时上升或者下降。由此，当输出信号上升时，在溢出发生之前，暂时提高加在输出装置的栅极上的电压，而能够抑制输出信号的上升，并且，当输出信号下降时，在下溢发生之前，暂时降低加在输出装置的栅极上的电压，而能够抑制输出信号的下降，由此，有这样的效果降低了溢出、下溢和阻尼振荡，而防止误动作，并且，驱动能力变大，使输出缓冲器电路高速化。而且，即使不进行定时的设定，也能用与连接的负荷侧的特性相对应的适当的定时来使信号暂时下降或上升，由此，具有这样的效果不需要进行定时的设定，不需要对每个连接的负荷侧的特性都准备不同的输出缓冲器电路，而能够降低成本。
根据本发明，通过第二调整装置，来调整使输出给输出装置的信号暂时下降或上升的时间长度，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的时间长度，就能使信号暂时下降或上升与连接的负荷侧的特性相对应的适当的时间，由此，具有这样的效果不需要对每个连接的负荷侧的特性都准备不同的输出缓冲器电路，而能够降低成本。
权利要求
1．一种输出缓冲器电路，具有成为CMOS构成的输出装置，其特征在于，包括校正装置，配置在输出缓冲器电路的输入端子和上述输出装置之间，当输出给上述输出装置的信号从相对低的第一电位电平上升到相对高的第二电位电平时，使上述信号暂时下降，当上述信号从相对高的第二电位电平降低到相对低的第一电位电平时，使上述信号暂时上升。
2．一种输出缓冲器电路，具有成为CMOS构成的输出装置，其特征在于，包括校正装置，配置在输出缓冲器电路的输出端子和上述输出装置之间，当上述输出装置输出的信号从相对低的第一电位电平上升到相对高的第二电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的上升，当上述输出装置输出的信号从相对高的第二电位电平降低到相对低的第一电位电平时，暂时提供反向偏压，来抑制输出缓冲器电路的输出信号的下降。
3．根据权利要求1或2所述的输出缓冲器电路，其特征在于，上述校正装置具有第一调整装置，用于调整使输出给上述输出装置的信号暂时下降或者上升的定时，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的定时。
4．一种输出缓冲器电路，具有成为CMOS构成的输出装置，其特征在于，包括校正装置，通过与上述输出装置的输出信号的上升或下降相对应的定时，来使输出给上述输出装置的信号暂时上升或者下降。
5．根据权利要求1、2或4所述的输出缓冲器电路，其特征在于，上述校正装置进一步具有第二调整装置，用于调整使输出给上述输出装置的信号暂时下降或上升的时间长度，或者，调整抑制输出缓冲器电路的输出信号的上升或下降的时间长度。
全文摘要
本发明的输出缓冲器电路,包括由P沟道型MOS晶体管QP1和N沟道型MOS晶体管QN1组成的CMOS输出电路,其中,包括这样的组合电路:配置在输出缓冲器电路的输入端子和CMOS输出电路之间,当输出给CMOS输出电路的栅极输入端子的信号从相对低的第一电位电平(“L”电平)上升到相对高的第二电位电平(“H”电平)时,使上述信号暂时下降,当该信号从相对高的第二电位电平降低到相对低的第一电位电平时,使上述信号暂时上升。
文档编号H03K19/003GK1279536SQ0012008
公开日2001年1月10日 申请日期2000年5月22日 优先权日1999年7月5日
发明者铃木由秀 申请人:三菱电机株式会社, 三菱电气工程株式会社