专利名称：改进后的具有减小的抖动的分频器和基于它的发射器的制作方法
技术领域：
本发明涉及分频器和用于分频的装置。更具体地，本发明涉及一种分频器结构和电路技术，它们基于适用于发射器、特别适用于射频信号传输的zipper分配器结构。本发明还涉及不需调制器的发射器。
近年来人们一直都在努力对射频(RF)设计进行改进，希望实现在标准互补金属氧化物半导体(CMOS)中的单芯片收发机。特别是分频器和频率合成器—发射器中的关键模块之一—的CMOS实现吸引了更多注意。这里最值得注意的趋势是zipper分配器结构和所谓的电流模式逻辑(CML)。
已知的zipper分配器包括同一电路的除2/3单元的链。如
图1所示，示出了通常的除2/3单元10，它具有五个端子11-15时钟输入(CKin)11、分频后时钟输出(CKout)12、模式控制输入(MDin)13、模式控制输出(MDout)14和编程输入(P)15。每个除2/3单元10包括两个电路块预定标器逻辑块16，它受到由称为循环结束逻辑17的另一块所产生的swallow信号(SW)控制，除以2或3。当在编程输入端15施加编程位P＝0(MDin＝1或MDin＝0)时，单元10除以2，当P＝1且MDin＝1时它除以3。
该除2/3单元通常由CML实现。一基本的CML逻辑电路包括几个层叠的差动对、两个电阻或有源负载，以及一个尾电流源。对CML实现的zipper分配器的详细说明可以参见C.Vaucher和Z.Wang在“Alow-power truly-modular 1.8GHz programmable divider instandard CMOS technology”，ESSCIR’99.pp.406-409，1999和C.Vaucher，I.Ferencic，M.Locher，S.Sedvallson，U.Voegeli和Z.Wang在“A family of low-power truly modular programmabledividers in standard 0.35-mm CMOS technology”，IEEE J.Solid-State Circuits SC-35，No.7，pp.1039-1045，2000。
如图2A所示，已知分频器20的一个例子包括由六个除2/3单元21-26构成的链和一输入锁存器27。该分频器20由CMOS实现，可以以GHz范围内的输入时钟频率(CK1)来工作。图2B示出分频器20的终端信号。图2B的左侧示出时钟输入和时钟输出信号(CK1-CK7)，右侧示出模式控制信号(MD1-MD6)以及CK1。本例子中，由于分频器20由CML实现，因此时钟输入和时钟输出信号(CK1-CK7)的幅度范围为-500mV和+500mV(峰-峰)之间。在本例子中，大多数时间内，单元21-26将它们各自的时钟输入除以2。如果分频比为3，则如图2B左侧所示，脉冲宽度更大。例如在信号CK3的情况下，在时间t1和t2的分频比为3。这是因为在输入锁存器27的编程输入端(P0-P5)上施加了二进制字P＝111111。如果编程输入总是为逻辑“1”，则独立单元21-26的分频比仅由模式控制信号(MD)来决定，该模式控制信号是从后续单元向前一单元传递的。
对于低功率应用来说，分频器结构可以减少最多达到50％的能耗，例如在名称为“改进的具有降低能耗的分频器、基于它的装置以及用于功率有效分频的方法(Improved frequency divider with reducedpower consumption，apparatus based thereon，and method forpower efficient frequency division)”共同未决的专利申请中已经被提出。该共同未决的申请在2000年12月22日提交，当前转让给本专利申请的受让人。申请号00128322.5被转让。
在名称为“具有减小抖动的改进的分频器和基于它的装置”的共同未决申请中提出了具有两次重复计时的新的重复计时和新的分频器结构。该共同未决专利申请在2001年5月17日申请，当前被转让给本专利申请的受让人。申请号01112125.8被转让。该专利申请中提出的新颖结构和技术是基于已知的zipper分配器结构作出的。
调制器31早已经成为发射器30的不可缺少的部件。如图3所示，它利用将被发射的数据调制载波频率，其中锁相环(PLL)32产生该载波频率(fo)。
相反，当前的发射器40希望使用分数N(fractional-N)PLL发射器，其中PLL41不仅用于载波频率(fo)的产生，还可用于调制。在该发射器40中，如图4所示，利用加法器42和西格马/德尔塔(∑/Δ)调制器43来替换传统的模拟调制器。他们最好都是数字的。
该发射器40中的关键部件是分数N分频器。它包括具有整数分频比(DR)的分频器44和∑/Δ调制器43，它控制DR并随机化相位误差。该分频器44的控制数据(Pi)包含将被发射的数据的信息和控制分频器44的系数的载波频率(fo)的信息。
在GHz范围内及其以上，已经证明上述zipper分频器结构和CML技术是低功率的第一选择。如果以zipper结构和CML技术来实现分频器44，则当图4发射器40的不同部件被连接在一起时，会出现很多问题。这些问题包括输出脉冲宽度、输出抖动、频率占空比、以及定时限制等。其中的有些实际上是相矛盾的。
例如，抖动是发生在分频器和发射器中主要关心的问题，因为即使在这些电路中引入小的抖动也会导致频谱和定时特性惊人的变化，从而导致信噪比降低、比特误差率增加和对相邻信道的干扰增加。由于零交叉经常包含信息，因此抖动在时钟控制的和采样的数据系统中非常重要，因此任何在转换瞬间的不确定性都会导致误差。
直到目前，当利用CML设计zipper分频电路时以及当设计使用该zipper分频器的发射器时，特别是输出脉冲宽度和抖动并不是主要被考虑的问题。
因此本发明的一个目的是改进当前的分频器电路和发射器。
本发明的另一个目的是提供具有降低的或被消除的输出抖动的分频器。
本发明的另一个目的是提供具有输出脉冲宽度的分频器，从而可以识别定时限制并提供一种简单的方式来解决该问题，该输出脉冲宽度足够宽，从而可以正确的向作为发射器一部分的相位频率检测器馈送。
这里提供了一种具有逻辑网络的新颖分频器结构。该新颖结构和技术基于已知的zipper分频器结构。它可以提供具有所需脉冲宽度和低抖动的输出信号。
在权利要求1中请求保护根据本发明的装置。
在权利要求2-9中请求保护各种有利的实施例。
根据本发明的装置特别适用于发射器中使用，而不需使用调制器。权利要求10中请求保护根据本发明的发射器。
权利要求11-16中请求保护该发射器的各种有利实施例。
本发明中所提出的分频器结构可以降低或消除不同类型电路中的抖动，特别是象zipper分频电路的异步电路。根据本发明的装置非常有效和坚固。
本发明提出的各种实施例是为了实现最佳的性能。
本发明所提出的实施例的最显著的效果包括相对没有寄生噪声的输出频谱，它具有接近载波的非常低的相位噪声，并能显著降低制造成本。
根据本发明的分数N PLL发射器非常适用于发射接收器和其他装置。
本发明的其他优点可以在实施例详细说明中得到。
为了更完整的说明本发明以及本发明的其他目的和优点，可以参考下面的说明书并结合附图，其中图1示出包括两个逻辑块的传统的除2/3单元；图2A示出包括六个除2/3单元的传统zipper分频器结构；图2B是用于说明图2A的传统zipper分频器结构的时钟信号和模式控制信号的曲线；图3示出包括调制器的传统发射器/收发器的示意图；图4示出通常的分数N PLL发射器示意图；图5示出根据本发明具有OR门的分频器示意图；图6示出说明图5的分频器的信号的曲线；图7示出根据本发明包括具有OR门的分频器的分数N PLL发射器；图8示出图7的zipper分频器的信号的曲线；图9示出一个实施例的确定波形的曲线；图10示出失调的可能情况的曲线；图11示出根据本发明具有逻辑网络的分数N PLL发射器的一部分的示意图；图12示出根据本发明的一变换器的示意图。
为了简化说明，不同图中的一些信号线都被示为单端的信号线。实际上，很多信号是差动的，即实际上有两根信号线。其他信号可以是为几位宽的数字信号。为了更好的理解本发明，表示出了数字信号的宽度。所表示出的信号宽度是特定的应用/实施例。
分频器的输出信号(fdiv)的脉冲宽度和抖动是两个相矛盾的对象。根据分频器所应用的电路，来考虑输出信号(fdiv)的抖动和脉冲宽度。
如图2B的例子所示，对于zipper分频器，MDi中的任何信号都可作为输出信号，因为它们都具有相同的频率但不同的脉冲宽度。相关的抖动也有不同的大小，但在所示的波形中看不出来。由于Mdi的脉冲宽度随索引i而变化，因此有可能选择宽度足以满足需要的Mdi。但是，对于低功率来说，电流损耗是一个单元一个单元的按比例减小的，同时为了保持分频器单元的增益，负载电阻按比例增加。因此，MDi的脉冲宽度越宽，相关的抖动将越大。另外，由于这类分频器的异步属性，抖动将沿信号路径逐单元地累积。这样，在MD1-MD6中，MD1处的信号具有最小的抖动但不幸最窄的脉冲宽度，而MD6处的信号具有最宽的脉冲宽度但最大的抖动。由于这些原因，更宽的输出脉冲宽度和更小的输出抖动为设计中的矛盾对象。
本发明提出和描述的技术方案可产生具有最低可能的抖动的所需脉冲宽度。根据本发明，通过利用适当的逻辑电路将几个连续的MDi信号包括MD1组合来实现发明目的。最好使用OR门作为逻辑电路。
图5示出根据本发明的第一分频器50。在该例子中，它包括六个除2/3单元51-56的链。该分频器50产生一输出信号(fdiv)，其频率小于施加到单元51的输入端(CK1)57的输入信号(fvco)的频率。该分频单元51-56具有预定的分频比(N)。在本例子中，这些单元为除2/3单元，其中N＝2或N＝3。单元51-56中的每一个都包括五个端子。注意在该链中的第一单元51中，只使用了端子中的四个端子。该第一端子作为用于接收输入时钟(CKin)的时钟输入端；一个端子是分频的时钟输出端，用于将输出时钟(CKout)提供到后续分频单元中；一个端子是模式控制输入端，用于从后续分频单元中接收模式控制输入信号(MDin)；另一个端子是模式控制输出端，用于将模式控制输出信号(MDout)提供给前一分频单元。在本例子中，输入时钟信号fvco被提供到第一单元51的端子(CK1)57。该输入信号fvco被处理，从而产生具有比该输入信号fvco更低频率的输出信号fdiv。
根据本发明，该分频器50还包括用于在模式控制输入端将几个信号组合的逻辑网络。在本实施例中，该逻辑网络包括一OR门58，该OR门具有m个输入端(本实施例中m＝4)。这m个输入端中的每一个与m个连续分频单元51、52、53、54中的一个的模式控制输入MD1、MD2、MD3和MD4连接。通过该OR门58将包括MD1的几个连续MDi信号(MD1、MD2、MD3和MD4)组合。在OR门58的输出端59产生输出信号(fdiv)。该输出端59的输出信号(fdiv)的脉冲宽度为τ1，4，它比在该OR门58的m个输入端处的模式控制输入信号MD1、MD2、MD3或MD4中任何一个的最大脉冲宽度宽。通过对图5中的六级zipper分频器50的第一MD1到MDi信号进行或运算，所产生的脉冲宽度τ1，4大于该OR门的m个输入信号中任何一个的脉冲宽度。
在图6的上部示出了分频器50的MDi信号，其中I＝1，2...6。在图6的底部，示出了输出信号(fdiv)60。该输出信号(fdiv)60的脉冲宽度τ1，4大于信号MD1、MD2、MD3或MD4的脉冲中任何一个的脉冲宽度。
图6的底部示出另一输出信号(fdiv)61。该输出信号(fdiv)61的脉冲宽度τ1，5大于信号MD1、MD2、MD3、MD4或MD5的脉冲中任何一个的脉冲宽度。可通过将MD1到MD5处的信号馈送到具有例如五个输入端的OR门来获得输出信号(fdiv)61。
利用一适当的方程，人们可以发现利用图6所示的布置类型，产生的脉冲宽度大于任何输入信号的脉冲宽度。如下面所示，这个发现将指导其他实施例的设计。人们可以计算通过这些信号MDi的任何组合所产生的输出信号(fdiv)的脉冲宽度。图6示出分别具有不同脉冲宽度τ1，4丶τ1，5的两种情况。
输出信号fdiv的宽度τ1，k取决于分频器的分频比(DR)。对于一n级zipper分频器，它的DR的可能范围为γmin＝2n且γmax＝2n+1-1，其中γ为分频比。
图7示出根据本发明的发射器70。在本例子中，该发射器70是利用CMOS技术实现的。它包括一用于数据的第一数据输入端71，发射器70经过信道72发射该数据。还提供了一第二数据输入端73。提供到第二数据输入端73的数据可以使一载波频率(f0)被选择。将该第一数据输入端71和第二数据输入端73引到加法器74，该加法器74通过将要被发射的数据和识别载波频率(f0)的数据相加，提供一数字信号(下称为调制数据)。在本实施例中，该调制数据为16位宽。它们被提供到∑/Δ调制器76(也称为S/D调制器)的输入端75，该调制器对该数字信号进行处理，从而产生一个二进制码字(Pi)，从而与模式控制输入信号(MDin)一起，实现切换zipper分频器的实际分频比(N)。该zipper分频器77允许整数分频比，它与该∑/Δ调制器76一起构成一个分数N分频器。在本实施例中，由于该zipper分频器77具有六个除2/3单元(图7中未示出)，因此二进制码字(Pi)为6位宽。该zipper分频器77与一逻辑网络连接，该逻辑网络在其输出端79提供一输出信号(fdiv)。在本实施例中，该逻辑网络包括一OR门78。该发射器70还包括一个相位频率检测器(PFD)80，用于处理该输出信号(fdiv)和参考信号(fref)。该相位频率检测器(PFD)80根据对输入信号fref和PLL反馈信号fdiv的比较，在输出端86产生一误差信号。
在本实施例中，相位频率检测器(PFD)80后面有一环路滤波器81和一电压控制的振荡器(VCO)82。该电压控制的振荡器(VCO)82在输出端83提供一输出信号(fvco)。输入端75的输入数据包含将要通过通信信道72发射的信号和用于控制zipper分频器77的系数的载波频率(f0)的信息(输入数据)。因此，在电压控制的振荡器(VCO)82的输出端83处的输出信号fvco是在所需载波频率(f0)的调制的射频(RF)信号。该发射器70还包括一功率放大器(PA)84和一天线85，调制的射频(RF)信号通过该天线被发射到信道72中。该VCO82在输出端83输出的输出信号fvco用于产生PLL反馈信号fdiv。因此，该输出信号fvco被馈送到zipper分频器77的输入端87。
当参考频率保持恒定时，这是通常的情况，此时变化的γ导致与γ成比例的VCO频率。对于i＝n，输出信号(fdiv)的最小可用输出脉冲宽度大约等于1/0.5fref，参考频率fref的周期的一半，可能达到的最大输出脉冲宽度γ＝γmin可达到fref的周期。
当分频器77的输出信号(fdiv)被馈送到相位频率检测器(PFD)80时，PFD80需要一些时间来反应。为了PFD80正常操作，输入端79处的其输入脉冲宽度不能太窄。另一方面，输出抖动必须被最小化。当PFD80是边缘触发时，这是通常的情况，需要考虑触发边缘处的抖动。这两个输入信号fref(稳定的参考信号)和PFD80的fdiv不需要具有相同的占空比。
上述用于产生较宽脉冲宽度的电路技术，例如如图5所示i＝4的情况，或如图7所示i＝5的情况，是非常简单和坚固的，由于连续MDi信号之间重叠，因此输出信号fdiv不会出现低频干扰。由于当组合OR门78处的模式控制输入(MDi)信号时包括MD1，因此如果OR门78是低抖动设计，因此可以实现在下降沿的最小可能抖动。相似的，通过利用NOR门来替换OR门78对逻辑网络进行修改，可以在上升沿实现最低可能抖动。
根据本发明，为了PLL中分频器，特别是对于分数N分频比的正常操作，最重要的是分频器77在∑/Δ调制器76的控制下正确的分频。由于分频器77的分频比由数据Pi控制，因此知道该数据Pi的定时限制是绝对重要的。
为了避免复杂而乏味的定时分析，这里采用了一种替换方案。为了简便和清楚起见，人们可以首先考虑最简单的情况，此时分频比是整数且恒定。图8中示出了这种分析的结果。从zipper分频器77的设计来看，可以推断为了正确操作，如图8所示，只允许在时间间隔Tx期间改变控制位P0-P5，且它们必须在输出周期To的剩余期间内稳定且保持不会改变。已经知道关于控制位Pi的定时的知识后，下面人们可以考虑需要Pi和fref/fdiv之间的何种定时关系。由于本实施例中需要PFD80来读出下降沿上fref和fdiv之间的相位差，因此fdiv的下降沿应当直接源自MD1。图8中虚线90对此做出表示。
当PLL被锁定时，PFD80的输入信号fdiv和fref具有相同的频率和相同的相位，fref和fdiv的下降沿91和92应当对应恒定的分频比被对准。由于∑/Δ调制器76提供了控制数据Pi且∑/Δ调制器76是由fref来提供时钟的(见图7)，因此最好使∑/Δ调制器76和其他数字电路在上升沿工作，以将噪声和干扰最小化。
根据前面对Pi定时限制的讨论，如图8所示，可以得出fref的上升沿的所需位置。因此，fref的最小占空比必须大于50％。人们可以定量的表示所需的占空比Ω为Ω＝(To-Tx)/To＝47/γ所需的占空比Ω基于分频比γ。对于γ＝γmin＝64，根据该等式的占空比必须大于73.44％。图8中示出了这种情况。
由于实际上在几乎所有的应用中使用50％的占空比，因此如果可能必须避免除了50％以外的特殊的占空比。已经发现为了使参考时钟fref具有50％的占空比，信号fdiv的下降沿91必须被重新定位为靠近MD4的上升沿的位置。因此，为了使参考时钟fref保持50％的占空比，并在∑/Δ调制器76的上升沿来计时该控制数据Pi，该fdiv的输出脉冲不能像上述那样产生。但是如图9所示，人们可以MD4的上升沿102得到信号fdiv的下降沿101，从MD5的到上升沿103，从而产生具有下面脉冲宽度的输出信号fdivτ＝τ1，5-τ1，4=24/(frefτ)而且，脉冲宽度取决于分频比。目前对于fref＝26MHz的最小可用脉冲宽度为7.268ns，最大分频比为127。
根据上述实施例，对于参考时钟fref来说，所需的最小脉冲宽度和50％的占空因数都已经符合。不幸的是，破坏了分数N PLL发射器70所提供的低水平相位噪声的好处，因为信号MD4包含太大的抖动。
在上述名称为“具有减小的抖动的改进的分频器和基于它的装置”的共同未决专利申请中已经提出了消除这些抖动的电路。根据该共同未决专利申请的电路可以与这里提供的实施例结合。
失调是控制位Pi和fdiv的分频后输出周期之间存在的潜在问题，会导致在输出端83处出现错误VCO频率fvco，更严重的是，它甚至可以导致PLL不再被锁定的情况。在锁定状态以前，信号fref和fdiv具有不同的频率和相位。由于控制位Pi在上升沿处被时钟输出且由于分数N分频，如图10所示，在获取过程期间，有可能出现控制位Pi与zipper分频器77的信号fdiv的输出周期失调，这会导致严重的情况，其中在一个输出周期To中，会意外的向zipper分频器77提供两个连续的分频比。因此，在该周期To中，zipper分频器77利用这两个不同的分频比来分频利用分频比i104来分频第一部分，利用分频比i+1 105来分频剩余部分。
很明显，应当防止这种情况发生。
解决具有两个不同分频比的问题的简单方法是增加一个n位输入锁存器/dFF，并利用与分频器输出fdiv而不是fref同步的信号来计时。该定时信号被指定作为图9和11中的负载信号106，直接从MD5中得出。在信号负载106的上升沿，∑/Δ调制器76输出的数据Di与输入锁存器/dFF没有时钟同步，这里作为Pi。
为了正确操作，应当注意所用的输入锁存器/dFF的建立时间tsu和保持时间。如图9所提出的方案，允许fref具有50％的占空比，可用的建立时间为tsu＝(γ/2-24)/(frefγ)，它又取决于分频比。当分频器77利用它的最小分频比来分频时，可以得到该最小可用建立时间tsu，本实施例中的最小分频比为76。对于fref＝26MHz的情况，可以得到7.1ns表示大于足够的余量。可用保持时间等于To-tsu，它非常长所以不会导致任何问题。
该分数N分频比具有几种含义。在上述讨论中假设具有恒定的分频比。但是，对于分数N PLL，在∑/Δ调制器76的控制下的所需的分频比保持变化。在最坏的情况下，该分频比在每个输出周期To中变化一次。由于对所有可能的分频比组合的定时分析非常复杂和乏味，而且由于市场时间的压力也是不可能的，因此将省略详细的分析。
但是，已经采用了下面的方法。首先，象上面一样，假设恒定的分频比，并使该初始设计具有尽可能大的余量。然后，通过模拟来检查在最坏的情况的PLL内所设计的分频器77。分频器77可以覆盖所有可能的分频比，且分频比在每个输出周期中变化一次。人们必须检查并确保在每个周期中所设计的分频器确实分频所设定的分频比。
根据本发明，在图11中描述了另一分频器120。该实施例是基于图9的定时图。在本实施例中，用于将模式控制信号Mdi组合的逻辑网络138包括多个元件/部件。由于在大多数情况下，PDF121是由最大振荡逻辑(full-swing logic)dFF制成的，因此该逻辑网络138包括两个转换器122、123，作为将小的且差分MDi信号转换为最大振荡(头到头)信号的接口。该第一转换器123后面是一反相器136，用于使MD5处的信号反相。另外，逻辑网络138包括一个重复计时单元135和一XOR门134，该重复计时单元135利用信号CK3和fvco来计时。在NOR门134的输出端提供输出信号fdiv。该信号fdiv是这样产生的，即MD5的上升沿103用于fdiv的上升沿107而MD4的上升沿102用于fdiv的下降沿101。本实施例中涉及的重复定时技术的其他详细说明可以参见名称为“改进的具有降低的抖动的分频器和基于它的装置”的共同未决专利申请。
图12中给出了这种转换器122的简单例子。该转换器122包括一个单级运算放大器124，以及后面的两个反相器125和126。由于只有该转换器122的抖动对于该PLL发射器127的相位噪声很重要，因此可以降低该转换器123的电流消耗，由图11中的三角关系的小符号表示。
必须指出的是所提出的结构可应用于具有任何数目单元的zipper分频器，而没有例外。
本发明适用于通信系统和其他系统。本发明适用于发射机和接收机。本发明特别适用于单芯片CMOS收发机。根据本发明的系统可用于蜂窝电话(例如GSM或UMTS)，DECT手持装置，个人通信系统，蓝牙装置，仅举出这几个例子。
根据本发明的分频器可与其它电路组合，以实现各种设备的功率有效实现方式，例如收发机、射频(RF)集成电路(IC)、GSM方案、DECT装置、PCS和蓝牙方案。
应该理解，为了清楚起见，上述各实施例中描述的本发明的不同特征也可结合在一个单独实施例中。相反，为了简便起见，上述单个实施例中描述的不同特征还可以分别或以任何适当的再组合方式被提供。
在附图和说明书中对本发明优选实施例进行了说明，虽然使用了具体词汇，但这种描述仅在一般和说明性的意义上使用了术语，其目的并不作为限制。
权利要求
1.用于产生其频率小于输入信号(CK1，fvco)的频率的输出信号(fdiv)的装置，该装置(50；70；120)包括一个分频单元(51-56；128-133)链，其中每个分频单元(51-56；128-133)都具有一可定义的分频比(DR)，且包括-一时钟输入端(CKi)，用于接收输入时钟(CKin)；-一分频后时钟输出(Cki+1)，用于向后续分频单元提供输出时钟(CKout)；-一模式控制输入端(MDi)，用于从该后续分频单元接收模式控制输入信号(MDin)；-一模式控制输出端，用于将模式控制输出信号(MDout)提供给前级分频单元；-该装置(50；70；120)还包括一具有m个输入端的逻辑网络(58；78；122，123，134，135，136，138)，m个输入端中的每个都与该分频单元(51-56；128-133)链中的m个连续分频单元(51-54；131，132)中一个的模式控制输入端(MDi，MDi+1，MDi+2)连接，在逻辑网络(58；78；122，123，134，136，138)的一输出端(59，137)可得到输出信号(fdiv)，由此，该输出信号(fdiv)的脉冲宽度(τ)，其大于在逻辑网络(58；78；122，123，134，135，136，138)的m个输入端处的模式控制输入信号(MDin)中任一个的最宽的脉冲宽度。
2.如权利要求1所述的装置，其中m≥2。
3.如权利要求1或2所述的装置，其中逻辑网络包括一OR门(58；78)或一NOR门(134)。
4.如权利要求1或2所述的装置，其中该逻辑电路被设计为-在m个连续分频单元(132)中的一个的第一模式控制输入端(MD5)处的信号的上升沿(103)触发输出信号(fdiv)的上升沿(107)，且-在m个连续分频单元(131)中的一个的第二模式控制输入端(MD4)处的信号的上升沿(102)触发输出信号(fdiv)的下降沿(101)。
5.如权利要求1或2所述的装置，其中逻辑网络包括多个转换器(122，123)，一反相器(136)，一重复定时单元(135)和一NOR门(134)。
6.如前述任一权利要求所述的装置，其中分频单元为除2/3单元，其中分频比(N)可在2和3之间切换。
7.如前述任一权利要求所述的装置，包括以电流型逻辑电路(CML)实现的锁存器。
8.如前述任一权利要求所述的装置，其中分频单元(51-56；128-133)链中每一个分频单元(51-56；128-133)包括一用于施加二进制码字(Pi)的编程输入端(P1-P5)，从而可与模式控制输入信号(MDin)一起实现分频单元(51-56；128-133)的分频比(N)的切换。
9.如前述任一权利要求所述的装置，其中该分频单元(51-56；128-133)链是根据zipper分频器结构实现的。
10.发射器(70；127)，特别是以CMOS技术实现的发射器，包括-一第一数据输入端(71)，用于利用发射器(70；127)经过信道(72)发射的数据；-一第二数据输入端(73)，可通过施加确定载波频率(f0)的数据来提供载波频率(f0)；-一加法器(74)，用于通过将要被发射的数据和确定载波频率(f0)的数据相加来提供调制数据；-一zipper分频器(77；120)，具有一逻辑网络(78；138)，该逻辑网络在其输出端(79；137)提供输出信号(fdiv)；-一∑/Δ调制器(76；139)，用于处理调制数据从而产生一个二进制码字(Pi)，该二进制码字与模式控制输入信号(MDin)一起可实现切换zipper分频器(77；120)的实际分频比(N)；-一相位频率检测器(PFD，80；121)，用于处理该输出信号(fdiv)和参考信号(fref)；-一环路滤波器(81)，位于相位频率检测器(PFD，80；121)之后；-一电压控制的振荡器(VCO，82)，位于该环路滤波器(81)的后面，该电压控制的振荡器(VCO，82)提供由载波频率(f0)限定的输出信号(fvco)，该载波频率(f0)是用将被发射的数据调制的频率。
11.如权利要求10所述的发射器，由此该zipper分频器(77；120)、逻辑网络(78；138)、相位频率检测器(PFD，82；121)和电压控制的振荡器(VCO，80)形成锁相环(PLL)。
12.如权利要求10-11中任何一个所述的发射器，由此∑/Δ调制器(76；139)具有向其施加参考信号(fref)的输入端。
13.如权利要求10-12中任何一个所述的发射器，由此逻辑网络包括一OR门(78)或一NOR门(134)。
14.如权利要求10-13中任何一个所述的发射器，由此发射器是分数N PLL发射器。
15.如权利要求10-14中任何一个所述的发射器，由此逻辑网络(78；138)被设计为-在m个连续分频单元(132)中的一个的第一模式控制输入端(MD5)处的信号的上升沿(103)触发输出信号(fdiv)的上升沿(107)，且-在m个连续分频单元(131)中的一个的第二模式控制输入端(MD4)处的信号的上升沿(102)触发输出信号(fdiv)的下降沿(101)。
全文摘要
一种用于产生其频率小于输入信号(CK1，fvco)的频率的输出信号(fdiv)的装置(50)。该装置(50)包括一个分频单元链(51－56)，其中每个分频单元(51－56)都具有一个可定义的分频比(DR)，且包括一时钟输入端(CKi)，用于接收输入时钟(CKin)；一分频后时钟输出(Cki+1)，用于向后续分频单元提供输出时钟(CKout)；一模式控制输入端(MDi)，用于从后续分频单元接收模式控制输入信号(MDin)；和一模式控制输出端，用于将模式控制输出信号(MDout)提供给前级分频单元。该装置(50)还包括一具有m个输入端的逻辑网络(58)。这m个输入端中的每个都与m个连续分频单元(51－54)中一个的模式控制输入端(MDi，MDi+1，MDi+2)连接。在逻辑网络(58)的一输出端(59)可得到输出信号(fdiv)，因此，输出信号(fdiv)的脉冲宽度(τ)大于逻辑网络(58)的m个输入端处的模式控制输入信号(MDin)中任一个的最宽的脉冲宽度。
文档编号H03K23/68GK1608346SQ02821714
公开日2005年4月20日 申请日期2002年8月22日 优先权日2001年8月29日
发明者Z·王 申请人:皇家飞利浦电子股份有限公司