专利名称：高频开关电路及使用了它的半导体装置的制作方法
技术领域：
本发明涉及一种进行高频信号切换的高频开关电路及使用了它的半导体装置。
背景技术：
近年来，在以手机为代表的移动通信系统中，对使用了场效应晶体管(FET)的高性能高频开关的期望越来越大。
但是，这种使用了FET的高频开关具有输入大功率时高频特性恶化的短处。
为了改善这种使用了FET的高频开关的短处，曾经提案过使多个FET串联的方法(参照专利文献1)。
下面，参照图20，说明现有例所涉及的高频开关电路。
图20显示现有的使多个FET串联了的高频开关的电路结构。图20所示的高频开关电路是被称为单刀双掷(Single Pole Double ThrowSPDT)的2输入1输出结构，包括第一输出入端901到第三输出入端903的三个输出入端、设在各输出入端之间的第一基本开关部801以及第二基本开关部802。
第一基本开关部801由4个耗尽型FET构成，使第一FET811到第四FET814的漏极和源极串联，第一FET811的源极与第一输出入端901连接；第四FET814的漏极与第三输出入端903连接。第一FET811到第四FET814的各栅极分别通过电阻851与控制端911连接。
第二基本开关部802是与第一基本开关部801相同的结构，使第五FET815到第八FET818的漏极和源极串联，第五FET815的源极与第二输出入端902连接；第八FET818的漏极与第三输出入端903连接。第五FET815到第八FET818的各栅极分别通过电阻851与控制端912连接。
构成第一基本开关部801、第二基本开关部802的第一FET811到第四FET814、第五FET815到第八FET818的阈值电压、栅极宽及栅极长都相等。
接着，用图20说明现有电路的工作情况。在从第一输出入端901输入高频信号，再从第三输出入端903输出的情况下，在控制端911上施加3V的电压，在控制端912上施加0V的电压，使第一FET811到第四FET814成为导通状态；使第五FET815到第八FET818成为截止状态。这时，第五FET815到第八FET818的漏极、源极的电位为3V，第五FET815到第八FET818的栅极电压为0V。因此，-3V的逆向偏压施加在各FET的栅极和源极间。
在这种情况下，在处于截止状态的第五FET815到第八FET818的栅极和源极间存在寄生电容C1、寄生电容C3、寄生电容C5以及寄生电容C7；栅极和漏极间存在寄生电容C2、寄生电容C4、寄生电容C6以及寄生电容C8；源极和漏极间存在寄生电容C9、寄生电容C10、寄生电容C11以及寄生电容C12。在本现有例中，因为第五FET815到第八FET818的各栅极宽和栅极长相等，所以寄生电容C1到寄生电容C8的值相等，寄生电容C9到寄生电容C12的值也相等。
从高频输入端901输入的高频信号，也施加在处于截止状态的第五FET815到第八FET818上，由寄生电容C1到寄生电容C8八等分的高频信号电压，叠加在第五FET815到第八FET818的各栅极上。相当于由寄生电容C9到寄生电容C12四等分的高频信号电压和控制电压即3V之和的电压施加在第五FET815到第八FET818的各漏极和源极间。
为了使第五FET815到第八FET818维持截止状态，施加在第五FET815到第八FET818的各源极和漏极间、各栅极和源极间的电压必须低于等于各FET的阈值电压。
在第五FET815到第八FET818的任一栅极和漏极间或栅极和源极间的电压要超过阈值电压的情况下，相邻的其他FET的栅极和漏极间或栅极和源极间的电压上升，不让该第五FET815到第八FET818的栅极和漏极间或栅极和源极间的电压超过阈值电压。但是，即使第五FET815临近导通状态，连接了第二输出入端902的第五FET815的源极的电位也不能上升；同样，即使第八FET818临近导通状态，连接了第三输出入端903的第八FET818的漏极的电位也不能上升。因而，第五FET815和第八FET818与第六FET816和第七FET817相比，更容易成为导通状态。
要是构成基本开关部的一部分FET成为导通状态，串联的其他FET也就趁这个机会成为导通状态，整个基本开关部成为导通状态。因此，为了使基本开关部保持截止状态，使与中间的FET相比更容易成为导通状态的两端的FET一直保持截止状态是很重要的。
在本来应该处于截止状态的FET成为导通状态的情况下，因为高频信号的波形失去原形，所以发生失真特性的恶化。失真特性的规格值由每个使用开关电路的机器决定，要求开关电路要边把失真特性的值控制得低于等于规格值，边使开关电路能处理的最大信号振幅变大。
使n个FET串联构成的开关电路能处理的最大信号振幅(VRFmax)，一般根据控制电压值Vc、串联的FET的级数n以及FET的阈值电压Vth决定，用算式(1)表示。
VRFmax＝2n(Vc+Vth)…算式(1)例如在图20所示的开关电路中，控制电压Vc为3V、阈值电压Vth为-1.0V的情况下，FET的段数n为4，从而根据算式(1)，VRFmax为16V。
如上所述，要想使开关电路能处理的最大信号振幅VRFmax变大，就要使阈值电压Vth上升或使FET的级数n变大。
《专利文献1》日本公开专利公报2002-232278号公报。
然而，若为了使开关电路能处理的最大信号振幅变大，而使FET的阈值电压变大，则因为FET的通态电阻上升，所以便具有造成插入损耗的增大的问题。在使串联的FET的级数变大的情况下，具有插入损耗增大、芯片尺寸增大而导致成本的上升的问题。
发明内容
本发明正是为解决这些问题而研究开发出来的。其目的在于解决上述现有问题，实现一种既能不造成插入损耗、芯片尺寸的增大，又能输入更大的功率的高频开关电路。
为了达成上述目的，本发明的结构如下在设有使多个场效应晶体管(FET)串联了的基本开关部的高频开关电路中，位于基本开关部的两端的两个FET，与其他FET相比难以成为导通状态。
具体地说，本发明所涉及的第一高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部由串联的3个或3个以上的场效应晶体管构成，位于串联的场效应晶体管中的两端的2个场效应晶体管，与位于两端的2个场效应晶体管以外的场效应晶体管相比，阈值电压更高。
根据第一高频开关电路，因为形成基本开关部的串联的多个场效应晶体管中，容易成为导通状态、位于两端的2个晶体管上的阈值电压，与其他场效应晶体管上的阈值电压相比更高，所以在输入大功率高频信号的情况下，位于两端的2个场效应晶体管也难以成为导通状态。因此能使开关电路能处理的最大信号振幅变大。另一方面，因为中间的场效应晶体管的阈值电压与两端的2个场效应晶体管相比更低，所以能够控制作为整个基本开关部的插入损耗的增加。结果是，能够实现最大输入功率大且高频失真特性良好的高频开关电路。
第二高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部由串联的3个或3个以上的场效应晶体管构成，位于串联的场效应晶体管中的两端的2个场效应晶体管，与位于两端的2个场效应晶体管以外的场效应晶体管相比，栅极宽更宽。
根据第二高频开关电路，因为形成基本开关部、串联的多个场效应晶体管中，容易成为导通状态、位于两端的2个晶体管，与其他场效应晶体管相比，栅极宽更宽，所以位于两端的2个场效应晶体管，与其他场效应晶体管相比，栅极和源极间或栅极和漏极间的寄生电容更大。于是，因为位于两端的2个场效应晶体管与其他场效应晶体管相比，截止状态时施加在栅极和源极间或栅极和漏极间的高频电压更低，所以在输入大功率高频信号的情况下，位于两端的2个场效应晶体管也难以成为导通状态。结果是，能使高频开关电路能处理的最大信号振幅变大。另一方面，因为只使位于两端的场效应晶体管的栅极宽变宽，所以能够控制作为整个基本开关部的芯片面积的增大。
第三高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部由串联的3个或3个以上的场效应晶体管构成，位于串联的场效应晶体管中的两端的2个场效应晶体管，与位于两端的2个场效应晶体管以外的场效应晶体管，其栅极长不同。
根据第三高频开关电路，因为形成基本开关部、串联的多个场效应晶体管中容易成为导通状态、位于两端的2个晶体管，与其他场效应晶体管，其栅极长不同，所以位于两端的2个场效应晶体管，与其他场效应晶体管相比，栅极和源极间、栅极和漏极间或源极和漏极间的寄生电容更大。于是，因为位于两端的2个场效应晶体管与其他场效应晶体管相比，截止状态时施加在栅极和源极间或栅极和漏极间的高频电压更低，所以在输入大功率高频信号的情况下，位于两端的2个场效应晶体管也难以成为导通状态。结果是，能使高频开关电路能处理的最大信号振幅变大。另一方面，因为只使位于两端的场效应晶体管的栅极长变长，所以能够控制作为整个基本开关部的芯片面积的增大。
第四高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部由串联的2个或2个以上的场效应晶体管构成，其中的至少1个场效应晶体管是在源极和漏极间设有2个或2个以上的栅极的多栅极场效应晶体管，设在包括多栅极场效应晶体管在内，串联的场效应晶体管中的多个栅极中位于两端的栅极，与多个栅极中位于两端的栅极以外的栅极相比，阈值电压更高。
根据第四高频开关电路，因为基本开关部由至少包括1个多栅极场效应晶体管在内、串联的2个或2个以上的场效应晶体管构成，设在包括多栅极场效应晶体管的多个场效应晶体管中的多个栅极中，容易成为导通状态、位于两端的栅极，与其他栅极相比阈值电压更高，所以在输入大功率高频信号的情况下，位于两端的栅极也难以成为导通状态。因此，能使高频开关电路能处理的最大信号振幅变大。因为只使位于两端的栅极的阈值电压上升，所以能够控制作为整个基本开关部的插入损耗的增大。而且，因为使用多栅极场效应晶体管，所以还能够控制芯片面积的增大。
第五高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部由串联的2个或2个以上的场效应晶体管构成，其中的至少1个场效应晶体管是在源极和漏极间设有2个或2个以上的栅极的多栅极场效应晶体管，设在包括多栅极场效应晶体管，串联的场效应晶体管中的多个栅极中位于两端的栅极，与多个栅极中位于两端的栅极以外的栅极相比，栅极宽更宽。
根据第五高频开关电路，因为基本开关部由至少包括1个多栅极场效应晶体管、串联的2个或2个以上的场效应晶体管构成，设在包括多栅极场效应晶体管的多个场效应晶体管中的多个栅极中，容易成为导通状态、位于两端的栅极，与其他栅极相比栅极宽更宽，所以位于两端的栅极与其他栅极相比截止状态时施加的高频电压更低。于是，在输入大功率高频信号的情况下，位于两端的栅极也难以成为导通状态。结果是，能使高频开关电路能处理的最大信号振幅变大。因为使用多栅极场效应晶体管，所以还能够控制芯片面积的增大。
第六高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部由串联的2个或2个以上的场效应晶体管构成，其中的至少1个场效应晶体管是在源极和漏极间设有2个或2个以上的栅极的多栅极场效应晶体管，设在包括多栅极场效应晶体管，串联的场效应晶体管中的多个栅极中位于两端的栅极，与多个栅极中位于两端的栅极以外的栅极，其栅极长不同。
根据第六高频开关电路，因为基本开关部由至少包括1个多栅极场效应晶体管、串联的2个或2个以上的场效应晶体管构成，设在包括多栅极场效应晶体管的多个场效应晶体管中的多个栅极中，容易成为导通状态、位于两端的栅极，其栅极长与其他栅极不同，所以位于两端的栅极与其他栅极相比，截止状态时施加的高频电压更低。于是，在输入大功率高频信号的情况下，位于两端的栅极也难以成为导通状态。结果是，能使高频开关电路能处理的最大信号振幅变大。因为使用多栅极场效应晶体管，所以还能够控制芯片面积的增大。
第七高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部是在漏极和源极间设有3个或3个以上的栅极的多栅极场效应晶体管，其栅极中设在离源极或漏极最近的地方的2个栅极，与设在离源极或漏极最近的地方的栅极以外的栅极相比，阈值电压更高。
根据第七高频开关电路，基本开关部由设有3个或3个以上的栅极的多栅极场效应晶体管构成，因为多个栅极中容易成为导通状态、位于两端的栅极，与其他栅极相比阈值电压更高，所以在输入大功率高频信号的情况下，位于两端的栅极也难以成为导通状态。因此，能使高频开关电路能处理的最大信号振幅变大。因为只使位于两端的栅极的阈值电压上升，所以能够控制作为整个基本开关部的插入损耗的增大。而且，因为基本开关部由1个多栅极场效应晶体管形成，所以还能够控制芯片面积的增大。
第八高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部是在漏极和源极间设有3个或3个以上的栅极的多栅极场效应晶体管，其栅极中设在离源极或漏极最近的地方的2个栅极，与设在离源极或漏极最近的地方的栅极以外的栅极相比，栅极宽更宽。
根据第八高频开关电路，基本开关部由设有3个或3个以上的栅极的多栅极场效应晶体管构成，因为多个栅极中容易成为导通状态、位于两端的栅极，与其他栅极相比栅极宽更宽，所以位于两端的栅极与其他栅极相比截止状态时施加的高频电压更低。于是，在输入大功率高频信号的情况下，位于两端的栅极也难以成为导通状态。结果是，能使高频开关电路能处理的最大信号振幅变大。因为基本开关部由1个多栅极场效应晶体管形成，所以还能够控制芯片面积的增大。
第九高频开关电路以具有输出入高频信号的多个输出入端、设在各输出入端间的多个基本开关部的高频开关电路为对象，各基本开关部是在漏极和源极间设有3个或3个以上的栅极的多栅极场效应晶体管，其栅极中设在离源极或漏极最近的地方的2个栅极，与设在离源极或漏极最近的地方的栅极以外的栅极，其栅极长不同。
根据第九高频开关电路，基本开关部由设有3个或3个以上的栅极的多栅极场效应晶体管构成，因为多个栅极中容易成为导通状态、位于两端的栅极，栅极长与其他栅极不同，所以位于两端的栅极与其他栅极相比截止状态时施加的高频电压更低。于是，在输入大功率高频信号的情况下，位于两端的栅极也难以成为导通状态。结果是，能使高频开关电路能处理的最大信号振幅变大。因为基本开关部由1个多栅极场效应晶体管形成，所以还能够控制芯片面积的增大。
最好是这样的，本发明的高频开关电路，在其中的至少一个输出入端和接地之间还设有基本开关部。使其为这样的构成，因为能使输出入端高频地接地，所以能将输出入端之间更确实地切断。
在这种情况下，也可以是这样的，作为设在各输出入端间的基本开关部及设在输出入端和接地之间的基本开关部，使用结构相互不同的基本开关部。例如，最好是这样的，在本发明的第一到第九高频开关电路中的任一个高频开关电路中，在其中的至少一个输出入端和接地之间还设有与构成本发明的第一到第九高频开关电路中任一个高频开关电路的基本开关部一样的基本开关部。
本发明的半导体装置，使本发明的高频开关电路集成在半导体衬底上。
根据本发明的半导体装置，因为插入损耗、芯片面积小，且显示出色的失真特性的高频开关电路集成化在衬底上，所以能够处理大功率，能够实现尺寸小的半导体装置。
-发明的效果-根据本发明所涉及的高频开关电路和使用了它的半导体装置，因为能不使插入损耗和芯片尺寸增大，又能使高频开关电路能处理的最大信号振幅变大，所以能够实现在输入大功率的情况下也显示出色的失真特性的高频开关电路及半导体装置。
图1是显示本发明的第一实施形态所涉及的高频开关电路的电路图。
图2是显示已集成化了本发明的第一实施形态所涉及的高频开关电路的半导体衬底的俯视图。
图3显示已集成化了本发明的第一实施形态所涉及的高频开关电路的半导体衬底，图3(a)是沿图2中的IIIa-IIIa线的剖面图；图3(b)是沿图2中的IIIb-IIIb线的剖面图；图3(c)是沿图2中的IIIc-IIIc线的剖面图；图3(d)是沿图2中的IIId-IIId线的剖面图。
图4是显示本发明的第一实施形态所涉及的高频开关电路的输入电压和谐波失真的关系的曲线图。
图5是显示本发明的第二实施形态所涉及的高频开关电路的电路图。
图6是显示已集成化了本发明的第二实施形态所涉及的高频开关电路的半导体衬底的俯视图。
图7是显示本发明的第三实施形态所涉及的高频开关电路的电路图。
图8是显示已集成化了本发明的第三实施形态所涉及的高频开关电路的半导体衬底的俯视图。
图9显示已集成化了本发明的第三实施形态所涉及的高频开关电路的半导体衬底，图9(a)是沿图8中的IXa-IXa线的剖面图；图9(b)是沿图8中的IXb-IXb线的剖面图；图9(c)是沿图8中的IXc-IXc线的剖面图；图9(d)是沿图8中的IXd-IXd线的剖面图。
图10是显示本发明的第四实施形态所涉及的高频开关电路的电路图。
图11是显示已集成化了本发明的第四实施形态所涉及的高频开关电路的半导体衬底的俯视图。
图12显示已集成化了本发明的第四实施形态所涉及的高频开关电路的半导体衬底，图12(a)是沿11中的XIIa-XIIa线的剖面图；图12(b)是沿图11中的XIIb-XIIb线的剖面图；图12(c)是沿图11中的XIIc-XIIc线的剖面图；图12(d)是沿图11中的XIId-XIId线的剖面图。
图13是显示本发明的第五实施形态所涉及的高频开关电路的电路图。
图14是显示已集成化了本发明的第五实施形态所涉及的高频开关电路的半导体衬底的俯视图。
图15显示已集成化了本发明的第五实施形态所涉及的高频开关电路的半导体衬底，图15(a)是沿14中的XVa-XVa线的剖面图；图15(b)是沿图14中的XVb-XVb线的剖面图。
图16是显示本发明的第六实施形态所涉及的高频开关电路的电路图。
图17是显示已集成化了本发明的第六实施形态所涉及的高频开关电路的半导体衬底的俯视图。
图18显示已集成化了本发明的第六实施形态所涉及的高频开关电路的半导体衬底，是沿17中的XVIII-XVIII线的剖面图。
图19是显示本发明的第七实施形态所涉及的高频开关电路的电路图。
图20是显示现有例所涉及的高频开关电路的电路图。
符号说明11-第一活性层；12-第二活性层；13-第三活性层；14-第四活性层；15-第五活性层；16-第六活性层；17-第七活性层；18-第八活性层；21-半导体衬底；22-介电膜形成区域；25-盖层；26A-金属布线；26B-金属布线；26C-金属布线；31-第一FET的源极；32-第二FET的源极；33-第三FET的源极；34-第四FET的源极；35-第五FET的源极；36-第六FET的源极；37-第七FET的源极；38-第八FET的源极；41-第一FET的漏极；42-第二FET的漏极；43-第三FET的漏极；44-第四FET的漏极；45-第五FET的漏极；46-第六FET的漏极；47-第七FET的漏极；48-第八FET的漏极；51-第一FET的栅极；52-第二FET的栅极；53-第三FET的栅极；54-第四FET的栅极；55-第五FET的栅极；56-第六FET的栅极；57-第七FET的栅极；58-第八FET的栅极；61A-第一多栅极FET的第一栅极；61B-第一多栅极FET的第二栅极；61C-第一多栅极FET的第三栅极；61D-第二多栅极FET的第一栅极；61E-第二多栅极FET的第二栅极；62A-第三多栅极FET的第一栅极；62B-第三多栅极FET的第二栅极；62C-第三多栅极FET的第三栅极；62D-第四多栅极FET的第一栅极；62E-第四多栅极FET的第二栅极；71A-第一4栅极FET的第一栅极；71B-第一4栅极FET的第二栅极；71C-第一4栅极FET的第三栅极；71D-第一4栅极FET的第四栅极；72A-第二4栅极FET的第一栅极；72B-第二4栅极FET的第二栅极；72C-第二4栅极FET的第三栅极；72D-第二4栅极FET的第四栅极；81-第一栅极下侧区域；82-第二栅极下侧区域；83-第一栅极和第四栅极下侧区域；101-第一FET；102-第二FET；103-第三FET；104-第四FET；105-第五FET；106-第六FET；107-第七FET；108-第八FET；109-第九FET；110-第十FET；111-第十一FET；112-第十二FET；113-第十三FET；114-第十四FET；115-第十五FET；116-第十六FET；161-第一多栅极FET；162-第二多栅极FET；163-第三多栅极FET；164-第四多栅极FET；171-第一4栅极FET；172-第二4栅极FET；201-电阻；301-电容器；401-第一输出入端；402-第二输出入端；403-第三输出入端；501-第一控制端；502-第二控制端；601-第一基本开关部；602-第二基本开关部；603-第三基本开关部；604-第四基本开关部；C1-寄生电容；C2-寄生电容；C3-寄生电容；C4-寄生电容；C5-寄生电容；C6-寄生电容；C7-寄生电容；C8-寄生电容；C9-寄生电容；C10-寄生电容；C11-寄生电容；C12-寄生电容。
具体实施例方式
(第一实施形态)参照图1到图4说明本发明所涉及的第一实施形态。图1显示本发明的第一实施形态所涉及的高频开关电路的等效电路。如图1所示，形成有SPDT，包括第一输出入端401、第二输出入端402及第三输出入端403的3个输出入端和设在各输出入端间的第一基本开关部601、第二基本开关部602的2个基本开关部。
第一基本开关部601由在第一输出入端401和第三输出入端403之间串联的4个耗尽型FET构成，使第一FET101到第四FET104的漏极和源极串联，第一FET101的源极与第一输出入端401连接；第四FET104的漏极与第三输出入端403连接。第一FET101到第四FET104的各栅极，分别通过电阻201与控制端501连接。
第二基本开关部602的结构与第一基本开关部601相同，使第五FET105到第八FET108的漏极和源极串联，第五FET105的源极与第二输出入端402连接；第八FET108的漏极与第三输出入端403连接。第五FET105到第八FET108的各栅极，分别通过电阻201与控制端502连接。
下面，用图2和图3更详细说明高频开关电路的实际结构。图2显示集成化了图1所示的电路的半导体衬底的平面结构，图3(a)到图3(d)分别显示沿图2中的IIIa-IIIa线、IIIb-IIIb线、IIIc-IIIc线及IIId-IIId线的剖面结构。
如图2、图3(a)到图3(d)所示，在半导体衬底22中被介电材料覆盖的区域21表面形成有第一输出入端401、第二输出入端402、第三输出入端403、第一控制端501以及第二控制端502。
在第一输出入端401和第三输出入端403之间的半导体衬底22上，形成有从输出入端401侧开始排下去的第一FET101到第四FET104。
第一FET101由形成在半导体衬底22表面上的活性层11、形成在活性层11上的源极31、漏极41以及栅极51构成。如图3(a)所示，源极31和漏极41由设在活性层11上的盖层25和设在盖层25上的电极27构成，在活性层11上，漏极41具有由4根齿构成的梳子状结构，该4根齿在横向上等间隔地排列，沿着垂直于横向的方向从该活性层11的一端延伸到另一端；源极31具有由3根齿构成的梳子状结构，该3根齿设在漏极41的4根齿之间，跟漏极41相对；栅极51具有由6根齿构成的梳子状结构，该6根齿形成在源极31的3根齿和漏极41的4根齿之间。
同样，在第二活性层12到第四活性层14上分别形成有第二FET102到第四FET104，第一FET101的源极31通过金属布线26A与第一输出入端401电连接；第四FET104的漏极44通过金属布线26B与第三输出入端403连接。第一FET101的漏极41和第二FET102的源极32、第二FET102的漏极42和第三FET103的源极33以及第三FET103的漏极43和第四FET104的源极34分别连接，4个FET在输出入端401和第三输出入端403之间串联。
第一FET101的栅极51、第二FET102的栅极52、第三FET103的栅极53以及第四FET104的栅极54，分别通过电阻201和金属布线26C与第一控制端501连接，形成了第一基本开关部601。
与第一基本开关部601一样，在第二输出入端402和第三输出入端403之间形成有由第五FET105到第八FET108形成的第二基本开关部602，从整体来看，是SPDT的高频开关电路集成化在半导体衬底22上。
在本实施形态中，因为第一FET101中的栅极51的6根齿与第一活性层11接触的长度各为100μm，所以第一FET101的栅极宽为600μm。因为第一FET101到第八FET108具有相同的电极结构，所以第一FET101到第八FET108中的栅极宽度都为600μm。
形成有第一FET101、第四FET104、第五FET105以及第八FET108的第一活性层11、第四活性层14、第五活性层15以及第八活性层18，杂质浓度设定得与形成有第二FET102、第三FET103、第六FET106以及第七FET107的第二活性层12、第三活性层13、第六活性层16以及第七活性层17相比更低，第一FET101、第四FET104、第五FET105以及第八FET108的阈值电压为-0.5V，与第二FET102、第三FET103、第六FET106以及第七FET107的阈值电压-1.0V相比更高。
接着，说明本实施形态的高频开关电路的工作情况。在从输出入端401输入的高频信号再从输出入端403输出的情况下，第一基本开关部601处于导通状态，第二基本开关部602处于截止状态，即第五FET105到第八FET108处于截止状态。在这个状态中，如果向第一输出入端401输入高频信号，高频信号也就施加在处于截止状态的第五FET105到第八FET108上，按各个FET的寄生电容分配的高频电压叠加在各栅极上。
因此，在向第一输出入端401输入近似最大信号振幅的高频信号的情况下，阈值电压低的第六FET106或第七FET107中的一个FET第一个临近导通状态。但是，因为与此同时，与该FET相邻的FET的端电压上升，不让该FET成为导通状态，所以第六FET106和第七FET107保持截止状态。在信号振幅进一步增大的情况下，最后第五FET105或第八FET108就成为导通状态，高频开关电路能处理的最大信号振幅按第五FET105和第八FET108的阈值电压决定。另一方面，第二基本开关部602的插入损耗，能与使第五FET105到第八FET108的所有阈值电压都高的情况相比控制得更低。
根据本实施形态的高频开关电路，用算式(1)表示的最大信号振幅VRFmax与所有FET的阈值电压为-1.0V的情况相比，大约提高4V，把这个换算成功率就为36.8dBm，最大容许功率与现有例相比提高了1.8dBm。
图4是显示输入功率和谐波失真的关系的图。在图4中，横轴显示输入功率值(dBm)，竖轴显示谐波失真(dBm)。如图4所示，在用实线表示的使用了本实施形态的高频开关的情况下，与用虚线显示的使用了现有例高频开关的情况相比，达成谐波失真的规格值-30dBm的输入功率值提高了约2dBm。这时，插入损耗的增大低于等于0.1dBm，是可以不顾的值。
如上说明，本实施形态的高频开关电路，在多个FET串联的基本开关部中，使两端的2个FET的阈值电压与中间的FET的阈值电压相比更高，既能使最大输入功率增大，又能将插入损耗控制得很低，结果能够改善谐波失真特性。
补充说明一下，在本实施形态中，两端的FET的阈值电压与其他FET的阈值电压相比高50％。高20％或大于20％，最好高30％或大于30％也都能得到同样的效果。不过，若考虑到插入损耗的增大，最好阈值电压便为0V或低于0V。
补充说明一下，在本实施形态中说明的是，从输出入端401输入的高频信号向输出入端403输出的情况，从输出入端402输入的高频信号向输出入端403输出的情况也一样。
在本实施形态中，基本开关部是使4个FET串联的，使3个或3个以上的FET串联就能得到同样的效果。
(第二实施形态)参照图5和图6说明本发明所涉及的第二实施形态。图5显示本发明的第二实施形态所涉及的高频开关电路的等效电路。如图5所示，形成有具有第一基本开关部601和第二基本开关部602的SPDT，与第一实施形态一样。
图6显示把本实施形态的高频开关电路集成化在半导体衬底上的状态。补充说明一下，在图6中，用同一个符号表示与图2所示的结构因素相同的结构因素，省略说明。
如图6所示，在本实施形态中，形成在半导体衬底22上的第一活性层11、第四活性层14、第五活性层15以及第八活性层18，在栅极延伸方向上的宽度(栅极宽方向上的宽度)设定得与第二活性层12、第三活性层13、第六活性层16以及第七活性层17相比较宽。因此，第一FET101、第四FET104、第五FET105以及第八FET108，与第二FET102、第三FET103、第六FET106以及第七FET107相比，栅极在活性层上延伸的长度更长，从而栅极宽较宽。
在本实施形态中，第一FET101、第四FET104、第五FET105以及第八FET108的栅极宽设定为3mm；第二FET102、第三FET103、第六FET106以及第七FET107的栅极宽设定为2mm。
在本实施形态中，第一活性层11到第八活性层18中的杂质浓度设定为一定程度，第一FET101到第八FET108的阈值电压都设定为-1.0V。
接着，说明下述情况下的本实施形态的高频开关电路的工作情况使第一基本开关部601处于导通状态，使第二基本开关部602处于截止状态，把从输出入端401输入的高频信号再从输出入端403输出。
在处于截止状态的第五FET105到第八FET108的栅极和源极间分别有寄生电容C1、寄生电容C3、寄生电容C5以及寄生电容C7；栅极和漏极间分别有寄生电容C2、寄生电容C4、寄生电容C6以及寄生电容C8；源极和漏极间分别有寄生电容C9、寄生电容C10、寄生电容C11以及寄生电容C12。
在本实施形态中，在第五FET105和第八FET108中，因为栅极宽与第六FET106和第七FET107相比宽为1.5倍，所以寄生电容C1、寄生电容C2、寄生电容C7以及寄生电容C8的值，与寄生电容C3、寄生电容C4、寄生电容C5以及寄生电容C6相比大为1.5倍。
从输出入端401输入的高频信号，也施加在处于截止状态的第五FET105到第八FET108的各FET上，按各FET的寄生电容分配的高频电压叠加在第五FET105到第八FET108的各栅极上。
因此，在本实施形态中，施加在第五FET105和第八FET108的各栅极和源极间、栅极和漏极间的电压，成为输入的信号振幅的十分之一，能减少到在寄生电容C1到寄生电容C8都相等的情况下施加的电压的五分之四。于是，采用本实施形态的结构，就能使高频开关电路能处理的最大信号振幅提高为现有例的1.25倍。例如，在控制电压为3V的情况下，栅极宽都相等的结构的现有高频开关电路能处理的最大信号振幅为16.0V，而本实施形态的高频开关电路能处理的最大信号振幅成为22.3V。使第五FET105和第八FET108的栅极宽变宽，还有能减少插入损耗的好处。
因为只使第五FET105和第八FET108的栅极宽变宽，与现有例相比芯片面积只增加约10％，能够控制芯片尺寸的增大和伴随于此的成本的增大。
补充说明一下，在本实施形态中，使两端的FET的栅极宽是其他FET的栅极宽的1.5倍。是1.2倍或大于1.2倍，最好是1.3倍或大于1.3倍也都能得到同样的效果。不过，若考虑到芯片尺寸等，最好栅极宽便小于等于6mm。
补充说明一下，在本实施形态中说明的是，从输出入端401输入的高频信号再从输出入端403输出的情况，从输出入端402输入的高频信号再从输出入端403输出的情况也一样。
(第三实施形态)参照图7到图9说明本发明所涉及的第三实施形态。图7显示本发明的第三实施形态所涉及的高频开关电路的等效电路。如图7所示，形成有具有第一基本开关部601和第二基本开关部602的SPDT，与第一实施形态一样。
图8显示集成化了本实施形态的高频开关电路的半导体衬底的平面结构，图9(a)到图9(d)显示沿图8中的IXa-IXa线、IXb-IXb线、IXc-IXc线以及IXd-IXd线的剖面结构。补充说明一下，在图8中，用同一个符号表示与图2所示的结构因素相同的结构因素，省略说明。
如图8所示，在本实施形态中，形成在半导体衬底22上的第一活性层11、第四活性层14、第五活性层15以及第八活性层18，垂直于栅极延伸方向的方向上的宽度(栅极长方向上的宽度)设定得与第二活性层12、第三活性层13、第六活性层16以及第七活性层17相比较宽。
栅极51、栅极54、栅极55以及栅极58中的各齿的宽度与栅极52、栅极53、栅极56以及栅极57中的各齿的宽度相比更宽，第一FET101、第四FET104、第五FET105以及第八FET108的栅极长设定为1.0μm；第二FET102、第三FET103、第六FET106以及第七FET107的栅极长设定为0.5μm。在本实施形态中，第一活性层11到第八活性层18中的杂质浓度设定为一定，第一FET101到第八FET108的阈值电压都设定为-1.0V。
接着，说明下述情况下的高频开关电路的工作情况使第一基本开关部601处于导通状态，使第二基本开关部602处于截止状态，把从输出入端401输入的高频信号再从输出入端403输出。
处于截止状态的第五FET105到第八FET108的栅极和源极间分别有寄生电容C1、寄生电容C3、寄生电容C5以及寄生电容C7；栅极和漏极间分别有寄生电容C2、寄生电容C4、寄生电容C6以及寄生电容C8；源极和漏极间分别有寄生电容C9、寄生电容C10、寄生电容C11以及寄生电容C12。
在本实施形态中，因为第五FET105和第八FET108的栅极长与第六FET106和第七FET107的栅极长相比更长，所以寄生电容C1、寄生电容C2、寄生电容C7以及寄生电容C8的值与寄生电容C3、寄生电容C4、寄生电容C5以及寄生电容C6相比更大。
从输出入端401输入的高频信号，也施加在处于截止状态的第五FET105到第八FET108的各FET上，按各FET的寄生电容分配的高频电压叠加在第五FET105到第八FET108的各栅极上。
因此，施加在第五FET105和第八FET108的栅极和源极间、栅极和漏极间的电压与施加在第六FET106和第七FET107的栅极和源极间、栅极和漏极间的电压相比更低，而能使高频开关电路能处理的最大信号振幅与现有装置相比更大。使第五FET105和第八FET108的栅极长变长，还有能减少插入损耗的好处。
因为只使第五FET105和第八FET108的栅极长变长，芯片面积与现有例相比只增加约5％，能够控制芯片尺寸的增大和伴随于此的成本的增大。
补充说明一下，在本实施形态中，使两端的FET的栅极长是1.0μm，使其他FET的栅极长是0.5μm。使两端的FET的栅极长是其他FET的1.2倍或大于1.2倍，最好是1.3倍或大于1.3倍也都能得到同样的效果。不过，若考虑到芯片尺寸等，最好栅极长便小于等于2μm。
补充说明一下，在本实施形态中说明的是，把从输出入端401输入的高频信号再从输出入端403输出的情况，从输出入端402输入的高频信号再从输出入端403输出的情况也一样。
(第四实施形态)参照图10到图12说明本发明所涉及的第四实施形态。图10显示本发明的第四实施形态所涉及的高频开关电路的等效电路。如图10所示，形成有具有第一基本开关部601和第二基本开关部602的SPDT，与第一实施形态一样。
图11显示集成化了本实施形态的高频开关电路的半导体衬底的平面结构，图12(a)到图12(d)显示沿图11中的XIIa-XIIa线、XIIb-XIIb线、XIIc-XIIc线以及XIId-XIId线的剖面结构。补充说明一下，在图11中，用同一个符号表示与图2所示的结构因素相同的结构因素，省略说明。
如图11所示，在本实施形态中，形成在半导体衬底22上的第一活性层11、第四活性层14、第五活性层15以及第八活性层18，在栅极长方向上的宽度设定得与第二活性层12、第三活性层13、第六活性层16以及第七活性层17相比较窄。
栅极51、栅极54、栅极55以及栅极58中的各齿的宽度与栅极52、栅极53、栅极56以及栅极57中的各齿的宽度相比更窄，第一FET101、第四FET104、第五FET105以及第八FET108的栅极长设定为0.2μm；第二FET102、第三FET103、第六FET106以及第七FET107的栅极长设定为0.5μm。在本实施形态中，第一活性层11到第八活性层18中的杂质浓度设定为一定，第一FET101到第八FET108的阈值电压都设定为-1.0V。
接着，说明下述情况下的高频开关电路的工作情况使第一基本开关部601处于导通状态，使第二基本开关部602处于截止状态，从输出入端401输入的高频信号再从输出入端403输出。
在处于截止状态的第五FET105到第八FET108的栅极和源极间分别有寄生电容C1、寄生电容C3、寄生电容C5以及寄生电容C7；栅极和漏极间分别有寄生电容C2、寄生电容C4、寄生电容C6以及寄生电容C8；源极和漏极间分别有寄生电容C9、寄生电容C10、寄生电容C11以及寄生电容C12。
在本实施形态中，因为第五FET105和第八FET108的栅极长与第六FET106和第七FET107的栅极长相比更短，所以寄生电容C9和寄生电容C12的值与寄生电容C10和寄生电容C11的值相比更大。
从输出入端401输入的高频信号，也施加在处于截止状态的第五FET105到第八FET108的各FET上，相当于按各FET的寄生电容分配的高频电压、控制电压之和的电压施加在第五FET105到第八FET108的各源极和漏极上。
因此，施加在第五FET105和第八FET108的漏极和源极间的电压与施加在第六FET106和第七FET107的漏极和源极间的电压相比更低。结果是，能使高频开关电路能处理的最大信号振幅与现有装置相比更大。
因为使第五FET105和第八FET108的栅极长变短，所以与现有例相比芯片面积不增加，能够控制芯片尺寸的增大和伴随于此的成本的增大。
补充说明一下，在本实施形态中，使两端的FET的栅极长为0.2μm，使其他FET的栅极长为0.5μm。使两端的FET的栅极长为其他FET的栅极长的80％或小于80％，最好70％或小于70％都能得到同样的效果。不过，若考虑到形成栅极的工序的能力等，最好栅极长大于等于0.1μm。
补充说明一下，在本实施形态中说明的是，从输出入端401输入的高频信号再从输出入端403输出的情况，从输出入端402输入的高频信号再从输出入端403输出的情况也一样。
(第五实施形态)参照图13到图15说明本发明所涉及的第五实施形态。图13显示本发明的第五实施形态所涉及的高频开关电路的等效电路。如图13所示，形成有SPDT，包括第一输出入端401、第二输出入端402及第三输出入端403的3个输出入端和设在各输出入端间的第一基本开关部601、第二基本开关部602的2个基本开关部。
第一基本开关部601是使在漏极和源极间具有多个栅极的2个多栅极FET在第一输出入端401和第二输出入端402之间串联而构成的，第一多栅极FET161的源极与第一输出入端401连接，第一多栅极FET161的漏极与第二多栅极FET162的源极连接，第二多栅极FET162的漏极与第三输出入端403连接。
第一多栅极FET161是拥有从源极侧开始排下去的第一栅极61A、第二栅极61B及第三栅极61C的3栅极FET，第二多栅极FET162是拥有第一栅极61D和第二栅极61E的2栅极FET。
第一多栅极FET161的第一栅极61A到第三栅极61C、第二多栅极FET162的第一栅极61D和第二栅极61E，分别通过电阻201与控制端501连接。
如上所述，在第一基本开关部601中，从第一输出入端401一侧排着设有5个栅极第一多栅极FET161的第一栅极61A、第二栅极61B及第三栅极61C和第二多栅极FET162的第一栅极61D、第二栅极61E。
第二基本开关部602是与第一基本开关部601一样的结构，使3栅极FET即第三FET163和2栅极FET即第四FET164的漏极、源极串联，第三FET163的源极与第二输出入端402连接；第四FET164的漏极与第三输出入端403连接。第三FET163和第四FET164的各栅极，分别通过电阻201与控制端502连接。
图14显示集成化了本实施形态的高频开关电路的半导体衬底的平面结构，图15(a)和图15(b)显示沿图14中的XVa-XVa线和XVb-XVb线的剖面结构。
如图14所示，在半导体衬底22中被介电材料覆盖的区域21表面形成有第一输出入端401、第二输出入端402、第三输出入端403、第一控制端501以及第二控制端502。
在第一输出入端401和第三输出入端403之间的半导体衬底22上，从输出入端401一侧排着形成有第一多栅极FET161和第二多栅极FET162。
第一多栅极FET161由形成在半导体衬底22表面的活性层11、形成在活性层11上的源极31、漏极41以及第一栅极61A到第三栅极61C构成。如图15(a)所示，源极31和漏极41由设在活性层11上的盖层25和设在盖层25上的电极27构成，在活性层11上，漏极41具有3根齿在横向上等间隔地排列的梳子状结构，该3根齿在垂直于横向的方向上从一端延伸到另一端；源极31具有由2根齿构成的梳子状结构，该2根齿设在漏极41的3根齿之间，跟漏极41相对；第一栅极61A到第三栅极61C分别具有由4根齿构成的梳子状结构，该4根齿形成在源电极31的2根齿和漏电极41的3根齿之间。
在第二活性层12上形成有由源极32、漏极42以及第一栅极61D和第二栅极61E构成的2栅极FET即第二多栅极FET162。
第一多栅极FET161的源电极31，通过金属布线26A与第一输出入端401连接；第二多栅极FET162的漏极42，通过金属布线26B与第三输出入端403连接。第一多栅极FET161的漏电极41与第二多栅极FET162的源极32连接，2个多栅极FET在第一输出入端401和第三输出入端403之间串联。
第一多栅极FET161的第一栅极61A、第二栅极61B及第三栅极61C和第二多栅极FET162的第一栅极61D、第二栅极61E，分别通过电阻201和金属布线26C与第一控制端501连接，形成了第一基本开关部601。
在第一基本开关部601中，位于活性层11和活性层12中的第一基本开关部601的两端的第一多栅极FET161的第一栅极61A下侧区域81和第二多栅极FET162的第二栅极61E下侧区域82，栅极宽方向上的宽度与其他区域相比更宽。于是，位于第一基本开关部601两端的栅极61A和栅极61E，与其他栅极相比栅极宽更宽，第一多栅极FET161的第一栅极61A和第二多栅极FET162的第二栅极61E的栅极宽为4mm；第一多栅极FET161的第二栅极61B、第三栅极61C以及第二多栅极FET162的第一栅极61D的栅极宽为3mm。
位于第一基本开关部601的两端的栅极61A和栅极61E中的各齿的宽度与其他栅极中的各齿的宽度相比更窄。于是，第一多栅极FET161的第一栅极61A和第二多栅极FET162的第二栅极61E的栅极长为0.2μm，设定得与第一多栅极FET161的第二栅极61B、第三栅极61C以及第二多栅极FET162的第一栅极61D的栅极长0.5μm相比更短。
还设定为这样的，位于第一活性层11和第二活性层12中的第一基本开关部601的两端的栅极61A下侧区域81和栅极61E下侧区域82，与其他区域相比杂质浓度更低，第一多栅极FET161的第一栅极61A和第二多栅极FET162的第二栅极61E的阈值电压为-0.5V，设定得与第一多栅极FET161的第二栅极61B、第三栅极61C以及第二多栅极FET162的第一栅极61D的阈值电压-1.0V相比更高。
在第二输出入端402和第三输出入端403之间，与第一基本开关部601一样，形成有由第三FET163和第四FET164构成的第二基本开关部602，从整体来看，SPDT即高频开关电路集成化在半导体衬底22上。
接着，以下述情况为例，说明本实施形态的高频开关电路的工作情况使第一基本开关部601处于导通状态，使第二基本开关部602处于截止状态，从输出入端401输入的高频信号再从输出入端403输出。
在本实施形态的高频开关电路中，位于第二基本开关部602两端的第三多栅极FET163的第一栅极62A和第四多栅极FET164的第二栅极62E，与第三多栅极FET163的第二栅极62B、第三栅极62C以及第四多栅极FET164的第一栅极62D相比，阈值电压更高、栅极宽更宽且栅极长更短。
于是，第三多栅极FET163的第一栅极62A和第四多栅极FET164的第二栅极62E，与第三多栅极FET163的第二栅极62B、第三栅极62C以及第四多栅极FET164的第一栅极62D相比，更难以成为导通状态。
施加在第三多栅极FET163的第一栅极62A和第四多栅极FET164的第二栅极62E上的高频电压，与第三多栅极FET163的第二栅极62B、第三栅极62C以及第四多栅极FET164的第一栅极62D相比更小。
于是，本实施形态的高频开关电路能处理的最大输入信号振幅，与第三多栅极FET163和第四多栅极FET164的各栅极的阈值电压、栅极宽及栅极长都相等的情况相比更大。
因为使用多栅极FET以后，便能与使多个1栅极FET串联、形成同样的栅极长和栅极宽的结构的情况相比，减少半导体衬底上的占有面积，所以能使高频开关电路小型化。
补充说明一下，在本实施形态中说明的是，从输出入端401输入的高频信号再从输出入端403输出的情况，从输出入端402输入的高频信号再从输出入端403输出的情况也一样。
在本实施形态中，使第一多栅极FET161的第一栅极61A、第二多栅极FET162的第二栅极61E、第三多栅极FET163的第一栅极62A以及第四多栅极FET164的第二栅极62E的栅极长与其他栅极的栅极长相比更短，在使其为更长的情况下，也能得到同样的效果。
在本实施形态中，使2个多栅极FET串联，也可以使2个或2个以上的多栅极FET串联；也可以使多栅极FET和1栅极FET串联。
(第六实施形态)参照图16到图18说明本发明所涉及的第六实施形态。图16显示本发明的第六实施形态所涉及的高频开关电路的等效电路。如图16所示，形成有SPDT，包括第一输出入端401、第二输出入端402及第三输出入端403的3个输出入端和设在各输出入端间的第一基本开关部601、第二基本开关部602的2个基本开关部。
第一基本开关部601由4个栅极设在漏极和源极间的4栅极FET构成，第一4栅极FET171的源电极31与第一输出入端401连接，漏电极41与第三输出入端403连接。
在源电极31和漏电极41之间形成有从源极侧开始排下去的第一栅极71A、第二栅极71B、第三栅极71C以及第四栅极71D，第一栅极71A到第四栅极71D分别通过电阻201与控制端501连接。
第二基本开关部602是与第一基本开关部601一样的结构，第二4栅极FET172的源极32与第二输出入端402连接；漏极42与第三输出入端403连接。
在源极32和漏极42之间，从源极一侧排着形成有第一栅极72A、第二栅极72B、第三栅极72C以及第四栅极72D，第一栅极72A到第四栅极72D分别通过电阻201与控制端502连接。
图17显示集成化了本实施形态的高频开关电路的半导体衬底的平面结构，图18显示沿图17中的XVIII-XVIII线的剖面结构。如图17所示，在半导体衬底22中被介电材料覆盖的区域21表面上形成有第一输出入端401、第二输出入端402、第三输出入端403、第一控制端501以及第二控制端502。
在第一输出入端401和第三输出入端403之间的半导体衬底22上形成有第一4栅极FET171，第一4栅极FET171由形成在半导体衬底22表面上的活性层11、形成在活性层11上的源极31、漏极41以及第一栅极71A到第四栅极71D构成。如图18(a)所示，源极31和漏极41由设在活性层11上的盖层25和设在盖层25上的电极27构成。
漏极41由2根齿构成，在活性层11上，该2根齿沿纵向从一端延伸到另一端；源极设在漏极41的2根齿之间，跟漏极41相对；第一栅极71A到第四栅极71D分别由2根齿构成，该2根齿形成在源极31和漏极41的2根齿之间。
第一4栅极FET171的源极31，通过金属布线26A与第一输出入端401连接；漏极41，通过金属布线26B与第三输出入端403连接。
第一4栅极FET171的第一栅极71A、第二栅极71B、第三栅极71C以及第四栅极71D，分别通过电阻201和金属布线26C与第一控制端501连接，形成了第一基本开关部601。
第一活性层11中的第一4栅极FET171的第一栅极71A和第四栅极71D的各齿下侧区域83，栅极宽方向上的宽度与其他区域相比更宽，第一栅极71A和第四栅极71D的栅极宽为2mm，设定得与第二栅极71B和第三栅极71C的1.5mm相比更宽。
第一4栅极FET171的第一栅极71A和第四栅极71D的各齿的宽度与第二栅极71B和第三栅极71C相比更窄，第一栅极71A和第四栅极71D的栅极长为0.2μm，设定得与第二栅极71B和第三栅极71C的栅极长0.5μm相比更短。
还设定为这样，第一活性层11中的第一栅极71A和第四栅极71D下侧区域83，杂质浓度设定得与其他区域相比更低，第一栅极71A和第四栅极71D的阈值电压为-0.5V，设定得与第二栅极71B和第三栅极71C的阈值电压一1.0V相比更高。
在第二输出入端402和第三输出入端403之间，与第一基本开关部601一样，形成有由第二4栅极FET172形成的第二基本开关部602，从整体来看，SPDT即高频开关电路集成化在半导体衬底22上。
接着，以下述情况为例，说明本实施形态的高频开关电路的工作情况使第一基本开关部601处于导通状态，使第二基本开关部602处于截止状态，从输出入端401输入的高频信号再从输出入端403输出。
在处于截止状态的第二4栅极FET172中，设在离源极最近的地方的第一栅极72A和设在离漏极最近的地方的第四栅极72D，与第二栅极72B和第三栅极72C相比阈值电压更高、栅极宽更宽且栅极长更短。因此，第一栅极72A和第四栅极72D，与第二栅极72B和第三栅极72C相比难以成为导通状态，并且施加在第一栅极72A和第四栅极72D上的高频电压与第二栅极72B和第三栅极72C相比更低。
于是，本实施形态的高频开关电路能处理的最大输入信号振幅，与4栅极FET的各栅极的阈值电压、栅极宽及栅极长都相等的情况相比更大。
因为使用多栅极FET以后，便能与使多个1栅极FET串联，形成同样的结构的情况相比减少半导体衬底上的占有面积，所以能使高频开关电路小型化。
补充说明一下，在本实施形态中说明的是，从输出入端401输入的高频信号再从输出入端403输出的情况，从输出入端402输入的高频信号再从输出入端403输出的情况也一样。
在本实施形态中，使第一4栅极FET171的第一栅极71A、第四栅极71D和第二4栅极FET172的第一栅极72A、第四栅极72D的栅极长与其他栅极的栅极长相比更短，在使其为更长的情况下，也能得到同样的效果。
在本实施形态中，使用了具有4个栅极的4栅极FET作为多栅极FET，只要是具有3个或3个以上的栅极的多栅极FET就能得到同样的效果。
(第七实施形态)参照图19说明本发明的第七实施形态。补充说明一下，在图19中，用同一个符号表示与图1相同的结构因素，省略说明。
在本实施形态中，如图19所示，在输出入端401和接地间、输出入端402和接地间分别设有第三基本开关部603和第四基本开关部604作为分路。构成第三基本开关部603的第九FET109到第十二FET112的各栅极，通过电阻201与第二控制端502连接；构成第四基本开关部604的第十三FET113到第十六FET116的各栅极，通过电阻201与第一控制端501连接。
补充说明一下，在本实施形态中，设第一FET101、第四FET104、第五FET105、第八FET108、第九FET109、第十二FET112、第十三FET113以及第十六FET116的阈值电压为-0.5V；设其他各FET的阈值电压为-1.0V。
在本实施形态中，第一基本开关部601、第三基本开关部603和第一输出入端401之间，第二基本开关部602、第四基本开关部604和第二输出入端402之间，第三基本开关部603和接地之间以及第四基本开关部604和接地之间分别插入有电容器301，直流时，使整个高频开关电路独立。
接着，说明本实施形态的高频开关的工作情况。在先从输出入端401输入高频信号，再从输出入端403输出的情况下，在控制端501上施加3V的电压，使构成第一基本开关部601的第一FET101到第四FET104和构成第四基本开关部604的第十三FET113到第十六FET116成为导通状态；在控制端502上施加0V的电压，使构成第二基本开关部602的第五FET105到第八FET108和构成第三基本开关部603的第九FET109到第十二FET112成为截止状态。
由此，第一输出入端401和第三输出入端403之间成为高频导通状态；第二输出入端402和第三输出入端403之间成为高频截止状态。因为第二输出入端402由第四基本开关部604高频地接地，所以能使第二输出入端402和第三输出入端403之间的切断更为确实。
在本实施形态中，从输出入端401输入的高频信号，按寄生电容分配到构成处于截止状态的第二基本开关部602的第五FET105、第六FET106、第七FET107以及第八FET108上；也按寄生电容分配到构成分路即第三基本开关部的第九FET109、第十FET110、第十一FET111以及第十二FET112上。
因此，本实施形态的高频开关电路的最大信号振幅，按构成第二基本开关部602的第五FET105、第八FET108和构成分路即第三基本开关部603的第九FET109、第十二FET112的各阈值电压决定。在本实施形态中，使第五FET105、第八FET108、第九FET109以及第十二FET112的阈值电压高于其他FET的阈值电压，便能把最大输入振幅弄大一些，把插入损耗控制得很低。
补充说明一下，在本实施形态中说明的是，从输出入端401输入的高频信号再从输出入端403输出的情况，从输出入端402输入的高频信号再从输出入端403输出的情况也一样。
在本实施形态中，示出了使用第一实施形态中示出的基本开关部作为第一基本开关部601到第四基本开关部604的例子。不限于此，可以使用本发明的第一到第六实施形态中示出的各基本开关部。
示出的是，使用同一个基本开关部作为第一基本开关部601、第二基本开关部602和分路即第三基本开关部603、第四基本开关部604。也可以使用不同的基本开关部作为第一基本开关部601、第二基本开关部602和分路即第三基本开关部603、第四基本开关部604。
例如，若使用第一实施形态中示出的基本开关部作为第一基本开关部601和第二基本开关部602，使用第六实施形态中示出的使用了多栅极FET的基本开关部作为分路即第三基本开关部603、第四基本开关部604，便能够实现失真更小且损耗更小的高频开关电路。
在第一实施形态到第七实施形态中说明的是，2输入1输出型开关电路。只由一个基本开关部构成的单刀单掷开关中也能得到同样的效果。可以通过组合搭配基本开关部，构成多输入多输出型开关电路或多输入一输出型开关电路。
-实用性-本发明所涉及的高频开关电路及使用了它的半导体装置，因为能不使插入损耗和芯片尺寸增大，又把高频开关电路能处理的最大信号振幅弄大，所以能够实现在输入大功率的情况下也具有出色的失真特性的高频开关电路及半导体装置。因此，对切换高频信号的高频开关电路及使用了它的半导体装置很有用。
权利要求
1.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部由串联的3个或3个以上的场效应晶体管构成，其特征在于位于所述串联的场效应晶体管中的两端的2个场效应晶体管，与除了所述位于两端的2个场效应晶体管以外的所述场效应晶体管相比，阈值电压更高。
2.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部由串联的3个或3个以上的场效应晶体管构成，其特征在于位于所述串联的场效应晶体管中的两端的2个场效应晶体管，与除了所述位于两端的2个场效应晶体管以外的所述场效应晶体管相比，栅极宽更宽。
3.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部由串联的3个或3个以上的场效应晶体管构成，其特征在于位于所述串联的场效应晶体管中的两端的2个场效应晶体管，与除了所述位于两端的2个场效应晶体管以外的所述场效应晶体管，其栅极长不同。
4.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部由串联的2个或2个以上的场效应晶体管构成，所述场效应晶体管中至少1个场效应晶体管是在源极和漏极间设有2个或2个以上的栅极的多栅极场效应晶体管，其特征在于设在包括所述多栅极场效应晶体管在内的所述串联场效应晶体管中的多个栅极中位于两端的栅极，与所述多个栅极中所述位于两端的栅极以外的栅极相比，阈值电压更高。
5.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部由串联的2个或2个以上的场效应晶体管构成，所述场效应晶体管中至少1个场效应晶体管是在源极和漏极间设有2个或2个以上的栅极的多栅极场效应晶体管，其特征在于设在包括所述多栅极场效应晶体管在内的所述串联场效应晶体管中的多个栅极中位于两端的栅极，与所述多个栅极中所述位于两端的栅极以外的栅极相比，栅极宽更宽。
6.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部由串联的2个或2个以上的场效应晶体管构成，所述场效应晶体管中至少1个场效应晶体管是在源极和漏极间设有2个或2个以上的栅极的多栅极场效应晶体管，其特征在于设在包括所述多栅极场效应晶体管在内，所述串联场效应晶体管中的多个栅极中位于两端的栅极，与所述多个栅极中所述位于两端的栅极以外的栅极，其栅极长不同。
7.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部是在源极和漏极间设有3个或3个以上的栅极的多栅极场效应晶体管，其特征在于所述栅极中设在离源极或漏极最近的地方的2个栅极，与所述设在离源极或漏极最近的地方的栅极以外的所述栅极相比，阈值电压更高。
8.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部是在源极和漏极间设有3个或3个以上的栅极的多栅极场效应晶体管，其特征在于所述栅极中设在离源极或漏极最近的地方的2个栅极，与所述设在离源极或漏极最近的地方的栅极以外的所述栅极相比，栅极宽更宽。
9.一种高频开关电路，包括输出入高频信号的多个输出入端，和设在所述各输出入端间的多个基本开关部，所述各基本开关部是在源极和漏极间设有3个3个以上的栅极的多栅极场效应晶体管，其特征在于所述栅极中设在离源极或漏极最近的地方的2个栅极，与所述设在离源极或漏极最近的地方的栅极以外的所述栅极，其栅极长不同。
10.根据权利要求1到9中任一权利要求所述的高频开关电路，其特征在于在所述输出入端中至少一个输出入端和接地之间还设有所述基本开关部。
11.一种半导体装置，其特征在于权利要求1到9中任一权利要求所述的所述高频开关电路集成化在半导体衬底上。
全文摘要
本发明公开了一种高频开关电路及使用了它的半导体装置。在包括设在第一输出入端(401)和第三输出入端(403)之间的第一基本开关部(601)、设在第二输出入端(402)和第三输出入端(403)之间的第二基本开关部(602)的高频开关电路中，基本开关部(601)和基本开关部(602)分别由串联的4个FET构成，位于各基本开关部两端的FET(101)、FET(104)和FET(105)、FET(108)与中间的FET(102)、FET(103)和FET(106)、FET(107)相比，阈值电压更高。因此，能够实现不使插入损耗和芯片尺寸增大，又能输入更大的功率的高频开关电路。
文档编号H03F3/189GK1707950SQ20051007470
公开日2005年12月14日 申请日期2005年5月30日 优先权日2004年6月4日
发明者中塚忠良, 片冈茂 申请人:松下电器产业株式会社