专利名称：半导体器件的制作方法
技术领域：
本发明涉及设置I/O(输入/输出)缓冲器信号状态的技术，具体地涉及当用于I/O缓冲器中的直通电流降低时有效的技术。
背景技术：
作为半导体器件中的每个I/O缓冲器，有这么一种，其中使用上拉电路、下拉电路和维持电路中任何一个来为未使用的I/O终端防止输入缓冲器的浮动直通电流等。
I/O缓冲器构建成根据I/O终端的功能而具有不同电路结构。简单说来，由于需要在半导体器件的涉及/制造阶段就设置每个I/O终端的信号状态，上拉电路是用于将I/O终端变到上拉状态的电路，而下拉电路是用于将I/O终端变到下拉状态的电路。维持电路是用于保持I/O缓冲器的最终输入/输出状态的电路。
在半导体器件中，随着其小型化，进来已经取得了工作电压降低的进展。在像CPU这样的内部逻辑中，它工作在，例如，大约1.9V的内部电源电压VDD下。
在汽车设备的控制领域等中，通常广泛使用大约5V的电源电压VCC。因此，低电压工作的半导体器件内部具有降压电路。降压电路将外界提供的电源电压VCC降低用作内部电源电压VDD。
这样，由于每个基于与电源电压VCC相同电平的信号从半导体器件外界输入并向外界输出，而在半导体器件中，其内部逻辑电路工作在相应于低于外部施加电源电压VCC的电压的内部电源电压VDD下，因此其内部具有电平转换电路，用于进行电平不同的信号的转换。
该电平转换电路处于，例如I/O缓冲器等的下一级(置于内部逻辑侧上)。电平转换电路将具有电源电压VCC幅度的信号转换成具有内部电源电压VDD幅度的信号。
发明内容
然而，本发明者发现上述半导体器件含有下列问题。
在防止每个I/O缓冲器(输入/输出缓冲器)中直通电流的技术中，各种信号的状态根据该半导体器件的用户规格等被设置每个I/O终端。当，例如，上拉状态、下拉状态和维持状态都需要时，必须预备下面所有的缓冲器带有上拉电路的I/O缓冲器、带有下拉电路的I/O缓冲器和带有维持电路的I/O缓冲器。因此，就存在一个问题，需要为单个半导体器件预备的I/O缓冲器的种类增多了，从而每个半导体器件的设计成本以及为此而产生的工时数等也增多了。
还有一种情况，就是即使在同种半导体器件的情形中，根据规格I/O终端的信号状态的设置也会不同。因此，出现了I/O缓冲器依赖规格的改变、与之关联的设计布局的改变等，从而导致半导体器件设计的效率会降低的担心。
此外，还存在一个问题，就是由于带有维持电路的I/O缓冲器不能达到高阻抗(Hi-Z)状态，无法在，例如半导体器件上的屏蔽测试上堆I/O缓冲器进行漏电流测试。
下面的结构是广为人知的在电平转换电路中，P沟道和N沟道MOS晶体管串连的两个电路以交叉形式分别连接。
在这一情形中，P沟道MOS晶体管由电源电压VCC驱动，而N沟道MOS晶体管由内部电源电压VDD驱动。因此，P沟道MOS晶体管的ON电阻设置为高于N沟道MOS晶体管的ON电阻，P沟道MOS晶体管和N沟道MOS晶体管之间的电流驱动比增大了。
从而出现一个问题，即当具有电源电压VCC幅度的信号从Hi电平转变到Lo电平或反过来时，信号转换速度降低了。
本发明的一个目的在于给出能够任意设置每个I/O终端的信号状态的技术从而使得有可能制出一种各种产品都可通用的I/O缓冲器，而无论单个产品规格所要求的信号状态如何。
本发明的另一个目的在于给出能够制出适应用户规格的改变的I/O缓冲器的技术，该缓冲器与每个单独产品的外侧相连。
本发明的又一目的在于给出任意设置每个I/O缓冲器信号状态的技术从而使得能够防止I/O缓冲器的直通电流并可对I/O缓冲器进行漏电测试。
本发明的再一目的在于给出能够大大缩短将输出信号进行转变所需的时间且即使在低电压也可进行高速工作的电平转换技术。
通过本说明书及附图的描述，本发明的上述和其它目的以及新颖特征都将变得明显。
下面将简要介绍本申请中所公开的发明中典型的一个的概要本发明给出包含I/O缓冲器半导体器件，I/O缓冲器执行对通过I/O终端从和向其外界输入/输出的信号的输入/输出控制，其中每个I/O缓冲器包括状态设置区段，任意地将I/O终端设置为至少或者高阻抗或者信号保留。
下面将简要描述本申请其它发明的概要。
本发明给出包含I/O缓冲器区段的半导体器件，I/O缓冲器执行对通过I/O终端(I/O焊点)输入/输出的信号的输入/输出控制，其中每个I/O缓冲器区段包括信号状态设置电路，任意地将I/O终端设置为第一至第三状态中任何一个，其中信号状态设置区段所设置的第一状态指的是I/O终端进入保持刚才信号状态的信号保持状态，其中信号状态设置区段所设置的第二状态指的是I/O终端进入高阻抗状态(Hi-z状态)。
本发明给出包含I/O缓冲器区段的半导体器件，I/O缓冲器执行对通过I/O终端输入/输出的信号的输入/输出控制，其中每个I/O缓冲器区段包括状态设置区段，该状态设置区段包含保持第一至第三状态设置信号的状态设置寄存器以及与相应I/O终端相连并根据从状态设置寄存器输出的第一至第三状态设置信号的组合将I/O终端设置到任意状态的状态设置电路。
此外，在本发明的半导体器件中，由状态设置电路设置给I/O终端的状态包含下列中任何一个信号保留、高阻抗、上拉和下拉。
给出了本发明的半导体器件，包含电平移动器，每个移动器将从内部逻辑电路输出的具有第一电压幅度的输出信号电平移动至具有相应于大于第一电压幅度的幅度的第二电压幅度的信号并将其输出，其中每个电平移动器包含将具有第一电压幅度的输出信号电平移动至具有相应于大于第一电压幅度的幅度的第二电压幅度的信号的电平以为电路，以及处于电平移动电路中加速具有第二电压幅度的信号的转变的电平转换辅助区段。
下面将简要解释本申请中所公开的典型发明所获得的有利影响(1)给出状态设置区段，将I/O缓冲器设置为任意信号状态。从而有可能提高半导体器件的可靠性并降低半导体器件设计所需的成本。
(2)由于在电平移动器中具有电平转换辅助区段，半导体器件可工作在更高的电压。
图1为一框图，示出根据本发明某一实施方案的半导体器件；图2为一框图，示出图1所示的半导体器件中的I/O缓冲器区段的结构实施例；图3为一电路图，示出图2所示的I/O缓冲器区段中的状态设置电路的结构实施例；图4为一电路图，示出图1所示的半导体器件中的电平移动器；图5为一说明图，示出图2所示的I/O缓冲器区段的布局实施例；图6为一说明图，示出构成图2所示的I/O缓冲器区段中的输出缓冲器和状态设置电路的晶体管的布局；图7为一说明图，示出图2所示的I/O缓冲器区段中的状态设置电路的工作状态；图8为一说明图，示出一个实施例，其中在本发明者所讨论的I/O缓冲器区段中具有ESD保护电路；图9为一说明图，示出一个实施例，其中在图2所示的I/O缓冲器区段中具有ESD保护电路；图10为一时序图，用于描述图4所示电平移动器中各部分的信号；图11为一时序图，接图10，用于描述各部分的信号；图12为一说明图，示出图2所示的I/O缓冲器区段中的状态设置电路的某一实施例的工作状态；图13为一说明图，示出图2所示的I/O缓冲器区段中的状态设置电路的另一实施例的工作状态；以及图14为一框图，示出根据本发明另一实施方案的半导体器件。
具体实施例方式
以下将参考附图详细描述本发明的优选实施方案。在所有用于描述实施方案的附图中，原则上相同元件或部件标以相同参考号，从而省略重复说明。
图1为一框图，示出根据本发明某一实施方案的半导体器件；图2为一框图，示出图1所示的半导体器件中的I/O缓冲器区段的结构实施例；图3为一电路图，示出图2所示的I/O缓冲器区段中的状态设置电路的结构实施例；图4为一电路图，示出图1所示的半导体器件中的电平移动器；图5为一说明图，示出图2所示的I/O缓冲器区段的布局实施例；图6为一说明图，示出构成图2所示的I/O缓冲器区段中的输出缓冲器和状态设置电路的晶体管的布局；图7为一说明图，示出图2所示的I/O缓冲器区段中的状态设置电路的工作状态；图8为一说明图，示出一个实施例，其中在本发明者所讨论的I/O缓冲器区段中具有ESD保护电路；图9为一说明图，示出一个实施例，其中在图2所示的I/O缓冲器区段中具有ESD保护电路；图10和11为时序图，分别用于描述图4所示电平移动器中各部分的信号在本实施方案中，半导体器件1包含，例如，信号芯片微型计算机。如图1所示，半导体器件1包含ROM(只读存储器)2、RAM(随机存储器)3、高速缓存4、CPU(中央处理单元)5、外部总线接口电路6、PFC(引脚功能控制器)7、BSC(总线状态控制器)8、设置寄存器(状态设置区段和状态设置寄存器)9、外围模块10、多个数据选择器11，以及I/O缓冲器区域12，等。
ROM 2为非易失存储器，存储控制程序等。RAM 3为随机可读/可写或可存取易失存储器，其内暂时存储输入/输出数据、工作数据，等。
高速缓存4为用于执行RAM 3和CPU 5之间数据传输的存储器。高速缓存4在其内存储已存储在RAM 3中的数据。通过以这一状态在CPU 5和高速缓存4之间传输数据，缩短了从CPU 5存取所需的时间。
外部总线结构电路6为用于在半导体器件1中与外部总线进行交换的电路。PFC 7控制半导体器件1中的引脚功能的设置。
BSC 8控制信号在I-总线(第一内部总线)B1、P-总线(第二内部总线)B2等之间的信号传输，并控制各总线的状态。设置寄存器9存储用于控制状态设置电路16的控制信号(第一至第三状态设置信号)I1至I3(见图2)。
外围模块10可以由多个包含MTU(多功能定时脉冲单元)、SCIF(串行通信接口)和通信模块等在内的外围模块构成。
MTU为控制像三相电机、四相电机等电机的定时器，而SCIF执行从和向外界输入/输出串行数据的通信控制。通信模块为用于汽车系统等的LAN(局域网)控制模块，控制要通信的网络。每个数据选择器11在外部总线接口电路6的控制下根据输入/输出信号的状态切换与PFC 7和外围模块10中的各模块相连的目标。
每个I/O缓冲器区域12具有多个I/O缓冲器区段12a。I/O缓冲器区段12a执行在半导体器件1和外部器件等之间输入和输出的信号的输入/输出控制。I/O缓冲器区段12a包含输出缓冲器13、输入缓冲器14、电平移动器15和状态设置电路(状态设置区段)16。
此外I/O缓冲器区域12至少沿半导体器件1的一边排列。例如，图1示出沿四边排列的I/O缓冲器区域12。此外，像CPU 5、ROM 2、RAM 3、BSC 8、设置寄存器9等这样的各种内部逻辑电路置于沿半导体器件的外围四边排列的I/O缓冲器区域的内部。
ROM 2、RAM3、高速缓存4、BSC8和外部总线接口电路6通过I-总线B1互相连接。PFC 7、BSC 8、设置寄存器9和外围模块10通过P-总线B2互相连接。CPU 5、ROM 2、RAM 3和高速缓存4通过L-总线(第三内部总线)B3互相连接。
I-总线B1的驱动速度较快，仅次于L-总线B3(例如，大约为L-总线B3驱动速度的1/2)。P-总线B2为外围模块10所连接的总线。L-总线B3的驱动速度基本等于CPU 5或比它低。
尽管图中没有示出，但是在半导体器件中还内建有减压器或降压电路(调节器、内部降压电路)，将半导体器件的外界输入的外部电源电压VCC(例如，大约5.0V)降低为内部电源电压VDD(例如，大约1.5V)用以驱动每个内部逻辑电路。置于I/O缓冲器区段中的电平移动器15能够进行具有更高外部电源电平的外部信号与具有内部电源电平的内部信号之间的转换。内部电源电压可由外界通过任何I/O终端P来提供，而无需在半导体器件内部产生。
图2为一框图，示出I/O缓冲器区段12a的结构实施例。
I/O缓冲器区段12a供给每个I/O终端P。I/O缓冲器区段12a包含ESD区段121(见图5)，是用于保护静电击穿的电路，还包含输出缓冲器13、输入缓冲器14、电平移动器15和状态设置电路16。
输出缓冲器执行从半导体器件1向外部器件等输出的每个信号的输出控制。输入缓冲器14执行从外界向半导体器件1输入的每个信号的输入控制。
电平移动器15将从半导体器件1的相应内部逻辑电路输出的具有内部电源电压VDD幅度(第一电压幅度)的输出信号转换成具有电源电压VCC幅度(第二电压幅度)的信号。
I/O终端P分别与输出缓冲器13的输入部分和输入缓冲器14的输出部分相连。电平移动器15的输入部分与输出缓冲器13的输出部分相连。
数据选择器11与电平移动器15的输出部分相连，像外围模块10这样的逻辑电路与输入缓冲器14的输入部分相连。
状态设置电路16根据存储在设置寄存器9中的控制信号I1至I3将与I/O缓冲器区段12a相连的I/O终端P任意设置为下列状态中的任何一个信号保持状态(弱维持)、Hi-Z状态(高阻抗)、上拉状态和下拉状态。
状态设置电路16包含NAND电路17、NOR电路18以及反相器19至21。连接控制信号I3从而它被输入NAND电路17的一个输入端。I/O终端P和反相器21的输出端分别与NAND电路17的其它输入端相连。
反相器19的输入端与NAND电路17相应的输出端相连。NOR电路18的其它输入端与反相器相应的输出端相连。连接控制信号从而它被输入NOR电路18的一个输入端。
反相器21的输入端与NOR电路18相应的输出端相连。反相器21具有控制端C1和C2。与I/O终端P相连的信号的输出/高阻抗(Hi-Z)根据输入到控制端C1和C2的信号来控制。
当Lo电平信号输入控制端C1或Hi电平信号输入控制端C2时，反相器21输出反相信号。
反相器20的输出端与反相器21的控制端C1相连。连接控制信号I2从而它分别被输入反相器20的输入端和反相器21的控制端C2。
图3为一电路图，示出状态设置电路16的详细结构。
状态设置电路16包含晶体管Tp1至Tp8和晶体管Tn1至Tn8。反相器21由晶体管Tp1、Tp2、Tn1和Tn2构成。
NOR电路18包含晶体管Tp3、Tp4、Tn3和Tn4。反相器19幽静提灌Tp5和Tn5构成。NAND电路17由晶体管Tp6、Tp7、Tn6和Tn7构成。反相器20由晶体管Tp8和Tn8组成。
输入状态设置电路16的控制信号I1至I3与各晶体管相连。状态设置电路的输出Out16与I/O终端P相连。
图4为一电路图，示出电平移动器15。
电平移动器15包含辅助控制区段或控制器15a、输出信号辅助部分15b和锁存电路(电平移动电路)15c。电平移动器15构成反相器型，将输入信号反相并输出。
辅助控制器15a包含反相器22以及OR电路24和25。输出信号辅助部分15b包含晶体管26和29。锁存电路15c包含晶体管27、28和30至35。
晶体管26至31中的每一个都是由P沟道MOS组成而晶体管32至35中的每一个都是由N沟道MOS组成。构成输出信号辅助部分15b的晶体管26和29中的每一个都是由可以由大电流驱动的低阻MOS晶体管构成。
输出信号辅助部分15b帮助加速从电平移动器15输出的信号从Lo电平到Hi电平或从Hi电平到Lo电平的转变。
辅助控制器15a控制输出信号辅助部分15b的工作。锁存电路15c将具有大约1.5V(内部电源电压VDD)幅度的输入信号电平转换为，例如，具有大约5.0V(外部电源电压VCC)幅度的输出电压并输出。
连接从相应逻辑电路输出的信号从而被输入反相器22和23的输入端、OR电路25的一个输入端以及晶体管31和晶体管(第四晶体管)35的栅极。OR电路24的一个连接部分与反相器22的的输出端相连。
晶体管28、32和33的栅极分别与反相器23的输出端相连。晶体管(电平转换辅助部分和第二P沟道MOS晶体管)26的栅极与OR电路24的输出端相连。晶体管(电平转换辅助部分和第一P沟道MOS晶体管)29的栅极与OR电路25的输出电路相连。
电源电压VCC与分别与晶体管26、27、29和30的一个连接部分相连。晶体管28和晶体管(第二晶体管)32的一个连接部分、晶体管(第三晶体管)30的栅极以及OR电路24的其它输入端分别与晶体管26的其它连接部分相连。
晶体管28的其它连接部分和晶体管33的一个连接部分分别与晶体管(第一晶体管)27的其它连接部分相连。晶体管29和31的其它连接部分、晶体管35的一个连接部分以及OR电路24的其它输入端分别与晶体管27的栅极相连。
晶体管31和34的一个连接部分分别与晶体管30的其它连接部分相连。参考电势VSS分别与晶体管32至35的其它连接部分相连。晶体管27的栅极用作电平移动器15的输出端。电平移动器15的输出端与输出缓冲器13相应的输入端相连。
图5为一说明图，示出I/O输出缓冲器区段12a的布局实施例。
在如图所示的I/O缓冲器区段12a中，ESD区段121、输出缓冲器13、输入缓冲器14和电平移动器15从I/O终端P侧向相应的内部逻辑电路顺序布置。
输出缓冲器13和输入缓冲器14为由，例如，外部电源电压驱动的晶体管。构成与之相连的状态设置电路16的晶体管也由外部电源电压驱动。从而，状态设置电路可以置于与由内部电源电压和外部电源电压驱动的电平移动器15相同的位置，或者可以置于I/O终端P侧上而不是该相同位置。
由于构成状态设置电路16的每个晶体管使用与构成输出缓冲器13的每个晶体管相同的结构，因此状态设置电路16可以布置在内部逻辑电路侧上而不是ESD区段121上。例如，状态设置电路16布置在从输入缓冲器14向电平移动器15延伸的位置。
图6为一说明图，示出晶体管布局。
在图6中，在右侧示出构成输出缓冲器13的晶体管的布局实施例，而在左侧示出构成状态设置电路16的晶体管的布局实施例。
构成输出缓冲器13的晶体管Tb按如下方式布置多个晶体管T呈梳形以增大驱动能力。晶体管Tb的结构配置呈能增大晶体管尺寸。
另一方面，由于状态设置电路16的驱动能力有可能较低，因此无需将这多个晶体管像构成输出缓冲器13的晶体管那样布置呈梳形，每个晶体管T的尺寸得以减小。
从而，由于状态设置电路16的晶体管尺寸减小了，可以增大状态设置电路16布局的自由度。
由于状态设置电路16的晶体管尺寸减小，它可以置于任何位置，而无需增大I/O缓冲器区段12a的布局尺寸。此外，如果施加外部电源电压的话，那么布置状态设置电路16的位置就不受限制了。
接下来将描述本实施方案锁适应的I/O缓冲器区段12a的作用。
首先将使用说明图解释状态设置电路16的工作，该说明图示出状态设置电路16根据图7所示的控制信号I1至I3的工作状态。
这一控制目的在于在应受状态设置电路16控制的I/O终端没有执行信号的输入/输出时控制信号状态。信号保持状态是要根据相应的控制信号来执行信号的输入/输出和在转变到任意信号状态之前保持信号状态。
为了使I/O终端P进入Hi-Z状态，设置寄存器9首先以如下方式设置控制信号I2和I3分别变成Lo电平而控制信号I1变成任意电平(图7中的*)，如图7所示。至于设置寄存器9的设置，例如，相应于设置寄存器9的各状态的比特位分别由CPU 5通过内部总线(L-总线B3、I-总线B1和P-总线B2)来设置。作为选择，设置寄存器的各比特位可以由CPU 5利用专用控制线直接设置。
当一个Lo电平的信号分别输入反相器20、反相器21的控制端C2和NAND电路17的输入端时，一个Hi电平的信号输入反相器21的输入端C1而一个Lo电平的信号输入控制端C2。从而，由于反相器21进入Hi-Z状态，因此I/O终端P进入Hi-Z状态。
然后当I/O终端P设置为上拉状态时，设置寄存器9以这样的方式设置控制信号I1和I2分别变成Hi电平而控制信号I3变为任意电平(图7中的*)，如图7所示。
当Hi电平的控制信号I1输入时，NOR电路18输出一个Lo电平的信号。由于Lo电平和Hi电平的型号分别输入反相器21的控制端C1和C2，因此输入信号(Lo电平)的反相信号从反相器21的输出端输出。从而，I/O终端P变成Hi电平，即上拉状态。
当I/O终端P设置为信号保持状态时，设置寄存器9以这样的方式设置如图7所示，控制信号I1变成Lo电平而控制信号I2和I3分别变成Hi电平。这里，是假设了已经输出信号A而设置I/O终端P的状态。
当Hi电平的控制信号I3输入NAND电路17的一个输入端时，NAND电路17输出信号A的反相信号/A。由于反相信号/A和Lo电平的控制信号I1分别输入NOR电路18的输入端，因此信号/A输出到反相器21。
由于Hi电平的控制信号I2和由反相器20反相的Lo电平的信号分别输入反相器21的控制端C1和C2，相应于反相信号/A的反相信号的信号A从反相器21输出，从而保持了I/O终端P的信号状态。
此外，为了使I/O终端P变为下拉状态，设置寄存器9以这样的方式设置如图7所示，控制信号I1和I3变为Lo电平而控制信号I2变为Hi电平。
当Lo电平的控制信号I3输入时，NAND电路17输出Hi电平的信号。Lo电平的控制信号I1和NAND电路17的由反相器19反相的输出信号(Lo电平)分别输入NOR电路18的输入端。Hi电平的信号从NOR电路18的输出端输出。
由于Hi电平的控制信号I2和相应于反相器20的反相信号的Lo电平信号分别输入反相器21的控制端C1和C2，从NOR电路18输出的Hi电平的反相信号从反相器21的输出端输出。从而，I/O终端P变成Lo电平，即下拉状态。
通过如此给出状态设置电路16，I/O终端P能够被任意选择并设置位上拉状态、下拉状态和信号保持状态中的任何一种。因此，对于每个I/O缓冲器区段，无需单独为设置上拉状态而给出上拉电路、为下拉状态而给出下拉电路或为设置信号保持状态而给出信号保持电路，等。从而有可能降低I/O缓冲器区段12a的设计成本。
此外，多个信号状态可由一个状态设置电路来设置。因此，可在I/O缓冲器中给出多功能I/O终端，而无需增大布局尺寸。
设置寄存器可采用这样的结构，以使得能够将设为多个I/O终端的状态设为每个I/O终端。作为选择，它可采用这样的结构，以使得能够选择性设置多个I/O终端。
在半导体器件1中，屏蔽测试等包括漏电测试，用于测试I/O缓冲器区段12a是否良好。在进行漏电测试时，I/O缓冲器区段12a变成Hi-Z状态，施加电源电压VCC或参考电势VSS至相应的I/O终端P。然后确定是否有电流流过。
在进行漏电测试时，电流流过I/O终端P设为信号保持状态的地方。然而，对I/O缓冲器区段12a的漏电测试可通过使状态设置电路16临时将I/O缓冲器区段12a在测试时设为Hi-Z状态来进行。
图8为一说明图，示出一个实施例，其中在传统的I/O缓冲器区段100中给出ESD(静电放电)保护电路，如本发明者所讨论的那样。图9为一说明图，示出一个实施例，其中在用于本实施方案的I/O缓冲器区段12a中给出ESD保护电路。
在图8中，为简化起见，分别省略了输出缓冲器和I/O缓冲器区段100的电平移动器。即使在图9中，也与上面类似，分别省略了输出缓冲器13(见图2)和I/O缓冲器区段12a的电平移动器15(见图2)。
如图8所示，I/O缓冲器区段100包含输入缓冲器101、上拉电路102、下拉电路103、信号保持电路104、输出缓冲器和电平移动器。I/O缓冲器区段100具有能够将I/O终端P100任意设置为上拉状态、下拉状态和信号保持状态中任何一个的功能。
I/O终端与输入缓冲器101、上拉电路102、下拉电路103和信号保持电路104的输入端相连。
上拉电路102为将I/O终端P100变为上拉状态的电路，包含，例如，P沟道MOS晶体管。电源电压VCC与该晶体管的一个连接部分相连，而I/O终端P100与该晶体管的其它连接部分相连。
连接控制信号I100从而它被输入晶体管的栅极。当控制信号I100变为Lo电平时，晶体管开启以将I/O终端P100变为上拉状态。
下拉电路103为将I/O终端P100变为下拉状态的电路，包含N沟道MOS晶体管。I/O终端P100与该晶体管的一个连接部分相连，而参考电势VSS与其其它连接部分相连。
连接控制信号I101从而它被输入晶体管的栅极。当控制信号I101变为Lo电平时，晶体管开启以将I/O终端P100变为下拉状态。
信号保持电路104为保持I/O终端P100的信号状态的电路，包含反相器和锁存电路。信号保持电路104根据输入锁存电路的控制信号I102以及通过反相器输入的控制信号I102的反相信号来锁存I/O终端P100的信号状态。
当具有这种结构的I/O缓冲器区段100具备有用于ESD保护的电路时，需要多个ESD保护电路105至107来保护上拉电路102、下拉电路103和信号保持电路104各电路不会由于静电放电(ESD)而发生器件击穿。
每个ESD保护电路105(至107)包含，例如，两个二极管D100和D101。二极管D100的负极与电源电压VCC相连，二极管D101的正极与参考电势VSS相连。二极管D100的正极和二极管D101的负极与I/O终端P100相连。
从而，为了实现将多个信号状态设置给一个I/O终端，需要放置各电路和ESD保护电路，从而引起布局尺寸的增大。
附带地，I/O缓冲器区段100的输入缓冲器和输出缓冲器在实用时也需要ESD保护电路。然而，为了简化以便比较，它们都被省略了。
另一方面，当I/O缓冲器区段12a带有用于ESD保护的电路时，任意选择和设置上拉状态、下拉状态、Hi-Z状态和信号保持状态的状态设置电路16也具有ESD保护电路36，如图9所示。虽然ESD保护电路即使在图9中即使在使用时对输入缓冲器14和输出缓冲器13时必须的，但是为了简化以便比较，它们都被省略了。
ESD保护电路36包含两个二极管D1和D2，以和I/O缓冲器区段100的ESD保护电路105至107类似的方式。二极管D1的负极与电源电压VCC相连，而二极管D2的正极与参考电势VSS相连。二极管D1的正极和二极管D2的负极分别与I/O终端P相连。
从而，尽管本发明者已经讨论了，对于I/O缓冲器区段100来说需要三个ESD保护电路，其中单独给出图8所示的上拉电路102、下拉电路103和信号保持电路104，但是在图9所示的本实施方案中所用的I/O缓冲器区段12a中可以只给出与状态设置电路16相连的一个ESD保护电路。因此有可能大大减小半导体芯片的布局面积。
为了减小布局面积，根据设置在I/O缓冲器区段100中给出上拉电路102、下拉电路103和信号保持电路104中的任何一个。然而，在这一情形中，需要预备三种类型的I/O缓冲器区段。从而，开发那些I/O缓冲器区段的成本和I/O缓冲器区段规格改变的同时的半导体器件设计所需的成本都增加了。
然而，由于可以只预备一种I/O缓冲器区段12a，可以减少带有状态设置电路16的I/O缓冲器区段12a的设计成本。即使在半导体器件的外部规格发生改变的情形中，只需对状态设置电路的设置值进行改变使得有可能容易地适应其I/O终端功能的改变，从而使得有可能缩短设计周期。
接下来将使用图10和11所示的时序图来解释电平移动器15的工作。
图10中从上至下分别示出输入电平移动器15的输入信号IN、反相器23的输出信号NET55、OR电路25的输出信号NET100和电平移动器15的输出信号OUT的信号时序。
图11中从上之下分别示出输入电平移动器15的输入信号IN、反相器23的输出信号NET55、OR电路24的输出信号NET139、输入晶体管30的栅极的信号NET188和电平移动器15的输出信号OUT的信号时序。
图10中，当输入信号IN首先从Hi电平转变为Lo电平时，一个Lo电平信号输入OR电路的一个连接部分。由于在输入信号IN从Hi电平向Lo电平转换时输出信号OUT保持在Lo电平，因此该Lo电平的信号甚至输入OR电路25的其它连接部分，从而OR电路25的输出信号NET100从Hi电平变为Lo电平。
晶体管32和33被通过反相器23输出的Hi电平信号开启，从而一个Lo电平信号输入晶体管30的栅极来开启晶体管30。
当输出信号NET100变为Lo电平时，晶体管29开启。由于晶体管29是大电流驱动晶体管，因此输出信号OUT被迅速转变为Hi电平并输出。
当输出信号OUT达到Hi电平时，从OR电路25输出的信号NET100被从Lo电平转变为Hi电平来关闭晶体管299。从而，结束了晶体管29所提供的输出信号OUT的输出辅助。
在图11中，在输入信号IN从Lo电平转变为Hi电平时信号NET188变为Lo电平。从而，通过反相器22输入一个Lo电平信号至OR电路24的一个输入端，而Lo电平的信号NET199输入OR电路24的其它输入端。
从而，Lo电平的信号NET139从OR电路24输出来开启晶体管26，从而信号NET188能够在短时间内变为Hi电平。因此，晶体管30能够在短时间内关闭，且输出信号OUT能够在短时间内转变为Lo电平。
因此，即使电平移动电压增加的比率和构成锁存电路15c的每个p沟道MOS晶体管和每个N沟道MOS晶体管之间的电流驱动能力比增大了，依然可以缩短输出信号OUT上升沿/下降沿所必须的时间，并且I/O缓冲器区段12a可以高速工作。由于构成输出信号辅助区段15a的晶体管26和29除了保持在输出信号OUT的输出辅助时就保持OFF，因此减小了电流消耗。
从而，根据本实施方案，归功于给出了状态设置电路16，可削减半导体器件1的设计成本，并且可减小半导体器件的布局面积。
由于电平移动器15的工作速度可以加快，半导体器件1的性能得以提高。
此外，在本实施方案中，与I/O缓冲器区段12a相连的I/O终端P根据存储在设置寄存器9中的控制信号I1至I3任意设置为上拉状态、下拉状态、信号保持状态和Hi-Z中任何一个。然而，例如，为每个端口都要提供寄存器，并且状态设置电路16的状态可任意改变。这里，端口指的是包含具有相同功能的多个I/O缓冲器区段12a的一个组。
图12为一说明图，示出一个实施例，其中每个端口任意改变状态设置电路16的状态。具有相同功能的多个I/O终端称作“端口Port”。
例如，当给出三组端口Port1至Port3时，端口Port1至Port3依次分别具有设置寄存器9a至9c。这些设置寄存器9a至9c与端口Port1至Port3中它们相应的状态设置电路16相连。
各设置寄存器9a至9c的控制信号I1至I3设置给半导体器件中的模式控制器等。因此，可以对包括I/O终端P的每个端口Port1至Port3一起任意改变状态设置电路16的状态。作为选择，可通过允许CPU将值通过P-总线B2赋给各设置寄存器9a至9c来对每个端口设置任意信号状态。
所有端口Port1至Port3可如图13所示那样一起改变至相同状态，例如，而无需对每个端口Port1至Port3分别一起任意改变状态设置电路16的状态。
在此情形中，可以通过给出设置寄存器9d并连接存储在设置寄存器9d中而要被输入所有端口Port1至Port3中的状态设置电路16的控制信号I1至I3来实现。
图14为一框图，示出一个实施例，其中各终端的状态(信号保持状态、Hi-Z、上拉状态或下拉状态)根据半导体器件1的工作模式来设置。
在此情形中，半导体器件1具有模式控制器37，它根据外部终端的设置来设置半导体器件1的工作模式(例如，PLL的ON/OFF切换、CPU5等的待命状态、有效地址的设置等)等。
与相应于用于确定图14所示的半导体器件1的工作模式的终端的模式终端P1相连的状态设置电路16在模式终端P1处设为上拉状态，从而半导体器件1可设为某一状态。
以与上述类似的方法将与模式终端P1相连的状态设置电路16设置为下拉状态使得有可能将半导体器件1设为另一状态。
相应于图14所示的测试终端之一的AUD终端P2通常预期具有Lo电平或Hi电平的输入。然而，恐怕当每个终端的电平在半导体器件1通电之后瞬间变成不稳定状态时，例如，这一动作干扰半导体器件1的工作。
因此，与AUD终端P2相连的状态设置电路16设为任意状态从而使得有可能防止半导体器件1的工作失效等。
由通用I/O等构成的系统终端P3的浮动对系统终端P3提出了一个问题。然而，通过将与系统终端P3相连的相应状态设置电路16设为任意状态来防止其浮动能够防止系统终端P3的浮动。
虽然根据优选实施方案特别描述了本发明者的上述发明，但是本发明并不局限于上述实施方案。无需说明的是，只要范围不超出其要旨，那么可以有各种改变。
归功于每个I/O终端的信号状态任意设置的结构的给出，本发明的半导体器件适用于为I/O终端的设计改变和电平移动器工作的提速提供便利的技术。
权利要求
1.一种半导体器件，包括各个I/O缓冲器，执行经由I/O终端输入/输出的信号的输入/输出控制，其中每个I/O缓冲器包括状态设置区段，至少将I/O终端任意设置为或者高阻抗或者信号保持。
2.一种半导体器件，包括各个I/O缓冲器区段，执行经由I/O终端输入/输出的信号的输入/输出控制，其中每个I/O缓冲器区段包括状态设置区段，将I/O终端任意设置为第一至第三信号状态中任何一个，其中由状态设置区段设置的第一信号状态指示I/O终端变为信号保持状态，以及其中由状态设置区段设置的第二信号状态指示I/O终端变为高阻抗状态。
3.根据权利要求2的半导体器件，其中由状态设置区段设置的第三信号状态指示I/O终端变为上拉状态。
4.根据权利要求2的半导体器件，其中由信号设置区段设置的第三信号状态指示I/O终端变为下拉状态。
5.一种半导体器件，包括各个I/O缓冲器区段，执行经由I/O终端输入/输出的信号的输入/输出控制，其中每个I/O缓冲器区段包括，状态设置区段，包括状态设置寄存器，其保持第一至第三状态设置信号；以及状态设置电路，其与相应的I/O终端相连并根据从状态设置寄存器输出的第一至第三状态设置信号的组合来将I/O终端设置为任意状态。
6.根据权利要求5的半导体器件，其中由状态设置电路设置给I/O终端的状态包括上拉、下拉、高阻抗或信号保持。
7.根据权利要求5的半导体器件，进一步包括内部逻辑电路，其包括中央处理单元，能够将状态设置信号设置给每个状态设置寄存器，其中每个I/O缓冲器区段包括输出缓冲器，其执行输出到外界的信号的输出控制；输入缓冲器，其执行从外界输入的信号的输入控制；以及静电击穿保护区段，其执行对输出缓冲器、输入缓冲器和状态设置电路的静电击穿保护，以及其中状态设置电路布置在内部逻辑电路侧而不是静电击穿保护区段上。
8.根据权利要求7的半导体器件，其中每个状态设置电路上都施加了基本等于输出缓冲器工作电压的电压。
9.根据权利要求7的半导体器件，其中状态设置寄存器被提供各个端口，每个端口包括多个具有相同功能的I/O终端，以及其中中央处理单元能够通过单独设置被提供各个端口的状态设置寄存器来一起将各端口分别设置到任意状态。
10.根据权利要求7的半导体器件，其中每个状态设置寄存器按这样的方式设置第一至第三状态设置信号的任意组合由中央处理单元输出。
11.一种半导体器件，包括各个输入/输出缓冲器，控制经由多个输入/输出终端输入/输出的信号，其中每个输入/输出缓冲器包括第一输入/输出终端；第二输入/输出终端；与第一输入/输出终端相连的第一控制电路，用于控制第一输入/输出终端的信号状态；以及与第二输入/输出终端相连的第二控制电路，用于控制第二输入/输出终端的信号状态，其中第一和第二控制电路能够将信号状态至少设置为或者高阻抗或者信号保留。
12.根据权利要求12的半导体器件，其中第一和第二控制电路进一步能够将信号状态设置为上拉状态或下拉状态。
13.一种半导体器件，包括各个电平移动器，每个将从内部逻辑电路输出的具有第一电压幅度的输出信号电平移动成具有相应于大于第一电压幅度的幅度的第二电压幅度的信号并将其输出，其中每个电平移动器包括电平移动电路，将具有第一电压幅度的输出信号电平移动成具有相应于大于第一电压幅度的幅度的第二电压幅度的信号；以及电平转换辅助区段，位于电平移动电路中，加速具有第二电压幅度的信号的转换。
14.根据权利要求13的半导体器件，其中电平移动电路包括第一反相器，具有第一晶体管和第二晶体管串连的结构；以及第二反相器，具有第三晶体管和第四晶体管串连的结构；并且具有第一晶体管的栅极和第四晶体管的一个连接部分、第三晶体管的栅极和第二晶体管的一个连接部分分别以交叉形式相连的结构，以及其中电平转换辅助区段包括第一P沟道MOS晶体管，其一个连接部分与电源电压相连而其它连接部分与第二晶体管的一个连接部分相连，以及第二P沟道MOS晶体管，其一个连接部分与电源电压相连而其它连接部分与第四晶体管的一个连接部分相连。
全文摘要
一种I/O缓冲器区段具有状态设置电路。状态设置电路根据存储在设置寄存器中的控制信号的组合将任意设置I/O终端的信号状态。这样，即使在I/O终端最初设置为信号保持状态的情形中I/O缓冲器区段也能被状态设置电路暂时设置为Hi－Z状态。因此，可进行漏电测试来测试I/O缓冲器区段是好还是不好，可提高半导体器件的可靠性。
文档编号H03K19/0175GK1707953SQ20051007558
公开日2005年12月14日 申请日期2005年6月6日 优先权日2004年6月7日
发明者川上史树, 矢田直树 申请人:株式会社瑞萨科技