低噪声分频器的制作方法

专利名称：低噪声分频器的制作方法
技术领域：
本发明一般涉及时钟分频，且更特定来说涉及低噪声时钟分频器。
背景技术：
分频器通常分为两个大类。 一类是数字的，由基于触发器或锁存器的状态机建置。 另一类是再生的。此类分频器类似于调谐到输入频率的除数的低Q振荡器，其将能量抽 送到再生分频器中，迫使其锁定到某个子谐波。
当由VCO驱动时，两类分频器均展现理论上的相位噪声谱，其看上去等同于振荡器 的输入相位噪声谱，但向下移位了 201og(N)分贝。举例来说，如果1GHzVCO在5MHz 偏移处具有-150 dBc/Hz的SSB相位噪声，那么将其馈送通过完美的2分频电路将给出在 5 MHz偏移处具有-156 dBc/Hz的相位噪声的500 MHz输出。这假定分频器没有将其本身 的噪声添加到输出信号，且还假定输出信号电平远高于基本的热噪声本底，所述基本热 噪声本底设定了 50,欧姆系统中0 dBm功率电平处-177 dBc/Hz的硬限幅。增加的功率成 比例地避免此限幅，例如理论上+10 dBm允许-187 dBc/Hz本底。
数字分频器由于易于集成在芯片上而优于再生分频器，因为其可利用MOS装置縮 放。另一方面，再生分频器通常包含待抽吸的共振组件(例如，螺旋电感器)，所述共振 组件的尺寸由所需的L和Q设定，且不能以较精细的过程几何进行縮放。
尽管数字分频器是优选的，但当其作为以低功率电平操作的完整、实际的频率合成 器的一部分时难以用CMOS分频器电路实现低于-160 dBc/Hz的相位噪声本底。问题来自 于在切换信号经历缓冲和分频时由于切换信号中的转变时间的不确定性而产生的相位噪 声°
图1展示现有技术时钟分频器系统。所述系统包含LC谐振回路振荡器10、 一对振 荡器缓冲器12和CMOS分频器14 (使用CMOS触发器)。LC谐振回路振荡器10提供 一对振荡器输出OSC和WSC，其由振荡器缓冲器12缓冲且由CMOS分频器14分频。
图1的插图中展示标准CMOS缓冲器电路16，其通常用在例如在分频器中使用的CMOS 缓冲器和门电路内。这些缓冲器电路设定了噪声本底。
低噪声设计也许可利用比包含源极跟随器、CML门、差分放大器、伪NMOS门和动 态CMOS门的简单CMOS级更好的电路，但所有这些电路具有的共同特征FET装置花 费其时间中的一些时间用于操作的高度噪声饱和区域，其中夹断沟道导致边缘定位中的 不确定性且因此导致相位噪声。增加装置大小可降低噪声，但这以功率为代价；振荡器、 缓冲器和分频器必定大到远远超过最小尺寸，且电路中的极小电容也被绝热地驱动，从 而增加供电所需的功率。
因此，需要一种低相位噪声再生分频器，其避免在其高度噪声区域中使用FET装置。

发明内容
本发明针对此种需要。所述分频器在相关的向下分频的频率处具有低相位噪声。
本发明的一个实施例是一种时钟分频器，其包含产生构件、耦合构件和保持信号提 供构件。产生构件产生指示所述多相振荡器的若干相位的多个状态信号以响应于多相振 荡器的相位信号中的至少一者。耦合构件将所述多相振荡器的相位信号耦合到输出节点 以提供时钟输出，且提供构件响应于所述状态信号而在所述输出节点上提供保持信号， 使得所述输出节点在输出处产生分频时钟，所述分频时钟具有等于所述多相振荡器的频 率除以大于一的整数的频率。
另一实施例是一种时钟分频器，其包含产生构件、耦合构件和保持信号提供构件， 其中产生构件产生指示所述多相振荡器的若干相位的多个状态信号以响应于多相振荡器 的相位信号中的至少一者，耦合构件将所述多相振荡器的一对相位信号耦合到一对输出 节点以提供真实且互补的时钟输出，且保持信号提供构件在所述输出节点上提供一对保 持信号以响应于所述状态信号，使得所述输出节点在输出处产生真实且互补的分频时钟， 所述分频时钟具有等于所述多相振荡器的频率除以大于一的整数的频率。
又一实施例是一种时钟分频器，其包含多路复用器、状态机和负载。多路复用器从 多相振荡器接收第一真实且互补的时钟，并选择性地将所述第一真实或第一互补时钟的 转变或者没有转变传递到输出以响应于多个选择信号。状态机操作以提供所述选择信号 到所述多路复用器，以便设置所述多路复用器将转变选择性地传递到所述多路复用器的 输出以响应于来自所述多相振荡器的第二真实且互补的时钟，所述第二真实且互补的时 钟在相位上超前所述第一真实且互补的时钟。所述负载连接到所述多路复用器的输出。
又一实施例是一种用于对时钟进行分频的方法。所述方法包含(i)提供指示将抑
制的时钟的一组转变的信号；(ii)将至少一个时钟信号耦合到输出节点；以及(iii)主 动驱动所述输出节点以响应于所述提供信号来抑制所述组转变，使得具有所述组经抑制 转变的耦合信号是所述时钟的分频版本。


考虑到以下描述、所附权利要求书和附图，将更好地理解本发明的这些和其它特征、 方面和优点，其中
图1展示现有技术时钟分频器系统；
图2A展示低噪声时钟分频器的一个实施例的方框图2B展示图2A的时钟分频器的具有波形的电路实施方案；
图2C是用于与四晶体管再生元件一起使用的多相旋转时钟布局的图3A展示低噪声时钟分频器的另一实施例的方框图3B展示图3A的时钟分频器的电路实施方案；
图3C展示图3B的各个信号的波形；以及
图4展示低噪声时钟分频器的又一实施例的方框图。
具体实施方弍
图2A展示低噪声时钟分频器的一个实施例的方框图。方框图包含多相振荡器20(例 如第6,556,089号美国专利(以引用的方式并入本申请案)的旋转行波振荡器)、分频器 结构22、解码器24、状态机26和时钟缓冲器28。多相振荡器的一个分支经由电容器30 直接连接到分频器结构22，其输出为DIVCLK。分频器结构22从解码器24接收一对信 号nHoldl和Hold0，所述信号确定何时允许DIVCLK输出跟随多相振荡器20。解码器 24从由多相振荡器20定时的状态机26接收信号，以及经由时钟缓冲器28从多相振荡 器20接收时钟。状态机26由与解码器24相同的同一对时钟驱动。在一个版本中，状态 机是"一位热码(one-hot)"状态机，即，其将单一的"1"(或"0")位推进通过许多级。
图2B展示图2A的时钟分频器的具有波形的电路实施方案。时钟分频器结构22被 实施为一对晶体管(1) pmos晶体管30，其沟道连接在DIVCLK输出与Vdd之间，和 (2) nmos晶体管32，其沟道连接在DIVCLK输出与接地之间。pmos晶体管30的栅极 连接到nHokll，且nmos晶体管32的栅极连接到信号HoldO，所述信号得自解码器34a、 b。每一解码器34a、 b被实施为连接在电源与接地之间的MOS晶体管的堆叠。堆叠34a 顶部处的两个晶体管是pmos晶体管40、 42，且底部处的两个是nmos晶体管44和46。 堆叠34b顶部处的两个晶体管是pmos晶体管50、 52，且堆叠底部处的两个是nmos晶体
管54和56。 pmos晶体管40、 42实施时钟CLK与信号nQ4的AND门。pmos晶体管50、 52实施反转时钟SCLK与信号nQ3的AND门。nmos晶体管44、 46实施反转时钟申CLK 与信号Q0的AND门。nmos晶体管54、 56实施时钟CLK与信号Ql的AND门。在所 示的3分频实例中，当CLK为低且当来自状态机的nQ4为低时，HoldO信号变为高。此 状况选择旋转CLK信号的周期5，如图的波形段中所示。当HoldO为高时，时钟分频器 的nmos晶体管32将DIVCLK信号保持为低，防止其跟随旋转时钟。当fCLK和Q0均 为有效高时，HoldO信号返回低，其选择旋转CLK信号的周期1。仍参看同一实例，将 nHoldl信号编程为当Ql和CLK均为有效高时变为低，因此选择旋转CLK信号的周期2。 将nHokll信号编程位当aCLK和nQ3均为有效低时变为高，其选择旋转CLK信号的周 期4。解码的净效果是允许周期1与2之间的旋转CLK边缘以及周期4与5之间的边缘 传递到DIVCLK输出。这促使旋转CLK的三分频出现在DIVCLK输出处。应注意，尽 管在旋转CLK上可能存在由此解码过程导致的噪声，但对于相关信号(DIVCLK信号) 来说所述噪声并不重要。在给出的实例中，噪声处于三倍于DIVCLK频率的频率处。因 此，DIVCLK具有非常低的相位噪声特性。
图2C展示旋转行波振荡器的优选布局和插图中展示的四个晶体管再生元件(条件反 相器)的使用。以交错图案路由两个差分对以获得如图示的可用的正交时钟。条件反相 器CI 60、 62、 64、 66用于解码适当对的正交时钟以用于再生行波。举例来说，在行进 接近于分支位置Tl时，在CI 60中解码信号b和c以驱动a，在CI 64中解码信号d和a 以驱动c。另外，在CI 62中解码信号c和d以驱动b，且在CI 66中解码信号a和b以 驱动d。此配置的优点在于在CI装置中Vdd与GND之间存在极少的传导。(由于条件反 相器CI中的电容而可能发生少量传导。)这有助于消除旋转行波振荡器上的相位噪声源。 此外，此优选布局改进了振荡器的Z与R的比率。
图3A展示低噪声时钟分频器的另一实施例的方框图。此实施例是图2A所示实施例 的变体。所述实施例包含多相振荡器70 (例如旋转行波振荡器)、移位寄存器72、解码 器74、包含双态触发器82的逻辑电路76、 一对三态缓冲器78和一对耦合电容器80。 从多相振荡器70分接一个真实且互补的时钟以操作移位寄存器72。解码器74解码移位 寄存器72的状态以提供hold—edge信号，其启用三态缓冲器78并驱动逻辑电路76。所 述对耦合电容器80将来自多相振荡器的一组时钟耦合到三态缓冲器78，且从三态缓冲 器78的输出获得电路的输出。
在操作中，移位寄存器72关于将从时钟clk45和clk225 (多相振荡器的将由三态缓冲器78改变的分支)中抑制来自所述时钟的哪些转变而跟踪多相振荡器的状态。在序列 中的适当时间，确立holcLedge信号。此启用三态缓冲器78以抑制时钟clk45和clk225 上的转变。hold一edge信号还操作逻辑电路中的双态触发器82，使得由极性信号适当驱动 三态缓冲器78，以抑制每一所述时钟中的转变。
图3B展示图3A的时钟分频器的电路实施方案，且图3C展示图3B的各个信号的波 形。电路实施方案包含由经连接以形成环的许多触发器组成的移位寄存器72、包含NAND 门的解码器74、包含NAND门和触发器的逻辑电路76、三态缓冲器78、耦合电容器80、 旋转行波振荡器70 (包含再生元件)和重设电路82。输出电路84用于获得高质量、低 噪声输出。此电路包含用于从三态缓冲器78输出的修改时钟的一对低噪声缓冲器 (LMH5559)、经由耦合电容器ac耦合到低噪声缓冲器的变压器以及变压器的二次侧上 的平衡负载，所述平衡负载中的一者是SMA连接器。其它输出电路是可能的。
更特定来说，移位寄存器根据脱离旋转振荡器分支的CLK和^^CLK操作。NAND门 U7用于解码使能信号，所述信号确定CLK45和CLK225何时传递到低噪声缓冲器78。 双态触发器U6通过hold—edge信号的反转来定时。耦合电容器80是47 pf电容器。三态 缓冲器U5 78用于阻断或允许来自旋转振荡器的CLK45和CLK245信号。状态机72是 反馈移位寄存器72，且解码逻辑74由门U7组成，所述门U7对来自移位寄存器72的 Q0和Q3进行"或运算"以产生holcLedge信号。双态触发器在hold_edge信号的负边缘 上双态触发以产生具有所要频率的极性信号。然而，所述极性信号与CLK和fCLK同相。 通过使用CLK45和CLK225，三分频输出时钟替代地与CLK 45和CLK225同相，且极 性信号经适当调相以控制通过电容器的CLK46和CLK225的边缘。
图3C展示图3B的各个信号的波形。如上文所提到，holcLedge信号指示某些转变 (在此情况下，CLK信号的转变开始和结束时间间隔0.5以及转变开始和结束时间间隔2) 将在div3输出上被抑制。极性信号指示在所述三态驱动器中每一者的输出处需用以抑制 所指示的转变的适当极性。替代的输出波形仅允许0.5和2.0 CLK时间间隔的边缘传递 到输出。所有其它边缘被抑制。
图4展示低噪声时钟分频器的又一实施例的方框图。此图包含多相振荡器90(例如， 旋转时钟)、多路复用器92和状态机94。状态机94接收来自多相振荡器90的一对时钟， 并产生用于操作多路复用器92的选择信号。多路复用器92接收来自多相振荡器90的一 对时钟，并依据选择输入sl和s2的状态而产生输出时钟。在所示实例中，实施2分频 电路，且负载96对边缘不敏感。在此情况下，多路复用器92具有例如插图98中所示的
元件的元件。在步骤l，选择CLK-信号的上升沿。在步骤2，从输入断开多路复用器92 的输出。在步骤3，选择CLK+信号的下降沿。在步骤4，断开多路复用器92的输出， 且在步骤5，选择CLK-信号的上升沿。
如果负载96对边缘敏感，那么可简化多路复用器电路，因为工作循环不重要。CLK-信号为高的时间可用于设定输出信号的工作循环。因此，图4中的输出信号o (交替的) 在其为高的时间期间仅跟随选定的时钟。
优选地，操作状态机的时钟超前通过多路复用器的时钟足够的量，以设置开关98， 使得来自多相振荡器的CLK+或CLK-信号通过多路复用器92而不会遭遇导通晶体管中 的切换延迟。这使得输出时钟具有接近多相时钟的边缘的边缘。
尽管已参考本发明的某些优选版本相当详细地描述了本发明，但其它版本也是可能 的。因此，所附权利要求的精神和范围不应限于对本文包含的优选版本的描述。
权利要求
1.一种时钟分频器，其包括产生构件，其用于产生指示多相振荡器的若干相位的多个状态信号以响应于所述多相振荡器的相位信号中的至少一者；耦合构件，其用于将所述多相振荡器的相位信号耦合到输出节点以提供时钟输出；以及提供构件，其用于在所述输出节点上提供保持信号以响应于所述状态信号，使得所述输出节点在所述输出处产生分频时钟，所述分频时钟具有等于所述多相振荡器的频率除以大于一的整数的频率。
2. 根据权利要求l所述的时钟分频器，其中所述产生构件包含状态机。
3. 根据权利要求l所述的时钟分频器，其中所述耦合构件包含电容器。
4. 根据权利要求l所述的时钟分频器，其中所述提供构件包含解码器，其解码所述产生构件的所述状态信号以提供一个或一个以上保持控制信号；以及晶体管结构，其经操作以响应于所述保持控制信号来抑制所述输出节点处的时钟 转变。
5. 根据权利要求4所述的时钟分频器，其中所述解码器提供两个保持控制信号；以及其中所述晶体管结构包含一 PMOS晶体管和一 NMOS晶体管，每一晶体管具有 栅极、源极和漏极，在所述源极与漏极之间界定沟道，所述沟道串联连接在电源电 压与接地之间，且具有连接到所述输出节点的结点，所述NMOS晶体管的所述栅极 连接到第一保持控制信号，所述PMOS晶体管的所述栅极连接到第二保持控制信号。
6. —种时钟分频器，其包括产生构件，其用于产生指示多相振荡器的若干相位的多个状态信号以响应于所述多相振荡器的相位信号中的至少一者；耦合构件，其用于将所述多相振荡器的相位信号对耦合到一对输出节点以提供真 实且互补的时钟输出；以及提供构件，其用于在所述输出节点上提供一对保持信号以响应于所述状态信号，使得所述输出节点在所述输出处产生真实且互补的分频时钟，所述分频时钟具有等于所述多相振荡器的频率除以大于一的整数的频率。
7. 根据权利要求6所述的时钟分频器，其中所述产生构件包含反馈移位寄存器。
8. 根据权利要求6所述的时钟分频器，其中所述耦合构件包含一对电容器。
9. 根据权利要求6所述的时钟分频器，其中所述提供构件包含一对三态驱动器，其每一者经操作以防止所述耦合的相位信号中的一者中发生转 变来响应于使能信号和极性信号，其中所述使能信号指定将在所述对输出节点处抑 制所述耦合的相位信号的一个或一个以上转变，且所述极性信号确定用于所述三态 驱动器中的每一者的极性，当激活所述使能信号时，所述极性抑制所述耦合的相位 信号中的每一者中的转变；解码器，其经操作以解码所述状态信号以激活所述使能信号；以及 双态触发器，其经操作以提供所述极性信号来响应于所述使能信号的每一转变。
10. —种时钟分频器，其包括状态机，其经操作以从多相振荡器接收一个或多个相位信号，并产生指示所述多 相振荡器的相位信号的多个状态信号；解码器，其经操作以解码所述多个状态信号并产生一组控制信号；耦合电容器，其用于将所述多相振荡器的相位信号稱合到输出节点；以及 分频器晶体管结构，其接收所述组控制信号，并响应于所述控制信号而在所述输出节点上产生分频时钟，所述分频时钟具有等于所述多相振荡器的频率与大于一的整数的倒数的乘积的频率。
11. 根据权利要求IO所述的时钟分频器，其中所述分频器晶体管结构包含-p沟道晶体管，其沟道连接在第一电源电压与所述输出节点之间，且其栅极连 接到来自所述解码器的所述控制信号中的第一者；以及n沟道晶体管，其沟道连接在第二电源电压与所述输出节点之间，且其栅极连 接到来自所述解码器的所述控制信号中的第二者；且其中所述第一和第二控制信号确定所述输出节点连接到所述第一或第二电源电 压或所述多相振荡器的相位信号的时间。
12. —种时钟分频器，其包括反馈移位寄存器，其经操作以产生指示多相振荡器的若干相位的多个信号以响应 于所述多相振荡器的相位信号中的至少一者； 一对耦合电容器，其将所述多相振荡器的一对相位信号耦合到一对输出节点，以 提供真实且互补的时钟输出；以及状态电路，其接收一组控制信号，并响应于所述控制信号而在所述输出节点上激 活一对保持信号，以防止所述多相振荡器的所述耦合的相位信号在所述输出节点处 发生转变，使得所述输出节点在所述输出处产生真实且互补的分频时钟，所述分频 时钟具有等于所述多相振荡器的频率除以大于一的整数的频率。
13. 根据权利要求12所述的时钟分频器，其中所述状态电路包含一对三态驱动器，其每一者经操作以防止所述耦合的相位信号中的一者中发生转 变来响应于使能信号和极性信号，其中所述使能信号指定将在所述对输出节点处抑 制所述耦合的相位信号的一个或一个以上转变，且所述极性信号确定用于所述三态 驱动器中的每一者的极性，当所述使能信号有效时，所述极性抑制所述耦合的相位 信号中的每一者中的转变；解码器，其经操作以解码所述反馈移位寄存器的信号以激活所述使能信号；以及 双态触发器，其经操作以提供所述极性信号来响应于所述使能信号的每一转变。
14. 一种用于对时钟进行分频的方法，所述方法包括提供指示所述时钟的将被抑制的一组转变的信号； 将至少一个时钟信号耦合到输出节点；以及主动驱动所述输出节点以响应于所述提供信号来抑制所述组转变，使得具有所述 组被抑制的转变的耦合信号是所述时钟的分频版本。
15. —种时钟分频器，其包括多路复用器，其从多相振荡器接收第一真实且互补的时钟，所述多路复用器响应 于多个选择信号而选择性地将所述第一真实或第一互补时钟的转变或没有转变传递到输出；状态机，其经操作以将所述选择信号提供到所述多路复用器，以便设置所述多路 复用器选择性地将转变传递到所述多路复用器输出以响应于来自所述多相振荡器 的第二真实且互补的时钟，所述第二真实且互补的时钟在相位上超前所述第一真实 且互补的时钟；以及负载，其连接到所述多路复用器的输出。
16. 根据权利要求15所述的时钟分频器，其中所述负载对转变敏感。
17. 根据权利要求15所述的时钟分频器，其中所述负载对转变不敏感。
18.—种用于对时钟进行分频的方法，所述方法包括提供指示所述时钟的将被传输的一组转变的选择信号；以及将多相振荡器的真实且互补的时钟的转变选择性地传递到输出节点以响应于所 述选择信号，使得具有所述被传输的转变的输出信号是所述时钟的分频版本。
全文摘要
本发明揭示一种以实现低相位噪声的方式对时钟进行分频的系统和方法。在一个实施例中，例如旋转行波振荡器等多相振荡器(20)操作状态机(26)，所述状态机(26)确定所述多相振荡器的耦合的相位信号的转变应被抑制的时间。所述转变的抑制由转变结构执行，所述转变结构将所述相位信号保持为高或低，使得在所述输出处不发生所述转变。所述相位信号中的较少转变产生分频时钟。在另一实施例中，解码器(24)确定抑制真实且互补的时钟内的转变的时间，且极性触发器确定用于抑制两个时钟上的边缘的正确极性。在又一实施例中，使用多路复用器将真实或互补的时钟选择性地传递到输出负载。
文档编号H03K21/00GK101199120SQ200680005606
公开日2008年6月11日 申请日期2006年2月23日 优先权日2005年2月23日
发明者约翰·伍德 申请人:盟缔杰公司