专利名称：支持动态字节长度的存储器存取装置的制作方法
技术领域：
本发明是关于一种支持动态字节长度的存储器存 取装置，特别是在支持动态调整字节长度的编码/解码 系统的并行式存储器储存与读取功能。
背景技术：
在现行的集成电路(Integrated Circuits, IC) 设计中，多会使用并行式存储器作为储存器，例如， 静态随机储存存储器(Static RAM， SRAM)、动态随机 存取存储器(Dynamic RAM， DRAM)、随机存取存储器 (Random Access Memory ，RAM )、只读存储器 (Read-Only Memory ，ROM )、 可程序只读存储器 (Programmable ROM, PROM)、 电子抹除式只读存储器 (Electrically Erasable Programmable Read-Only Memory ， EEPROM)及闪存(Flash Memory) …等等。在使用一般的固定字节长度的编码与解码方式时，为 了定址(addressing)方便，多会把并行式存储器的数据总线data bus)宽度，设定与编码与解码系统的字节长度呈现倍数关系。例如在5比特(5 -bit)的适应性差异脉波码调变(Adaptive Differential PulS 6CodeMo du 1 at io n，ADPCM)系统中，多会把数据总线的宽度设定为5个比特、1 0个比特、1 5个比特或者2 0个比特但是，此存储器的数据总线的宽度会面临到与其它模组的兼容性问题，因为，在编解码系统中，其它模组元件须与储存压缩资料的存储器共享单的存储器模组例;如， 一 个8比特的中央处理器c 6 ri t e rp r o c e ssu nit ， CPU )，便难以与5比特的编码系统兼容。所以，一般内含8比特中央处理器的集成电路，通常选择4比特或8比特的编码系统，此会将编码系统的表现受到极大的限制。当使用5比特的编码系统，就只能使用1 0比特的数据总线宽度，中央处理器的每条指令会浪费两个比特，或者直接使用两个不同数据总线宽度的存储器模组，此会使硬件成本大大的增加。同样的，存储器的数据总线的宽度会面临到与其它编码系统的兼容性问题。即当资料线宽度是根据某依固定字节长度的编码系统(例如，对数型脉波码调变 (Logarithmic Pulse Code Modulation, Log PCM) 系统、适应性脉波码调变 (Adaptive Pulse Code Modulation, APCM)系统)的字节长度订定时，若希 望同时兼容另一个或多个固定字节长度的编码系统，以应付不同的压縮质量需要时，数据总线的宽度将难 以选择。例如，在5比特的适应性差异脉波码调变系统所 能选择的数据总线宽度只有5比特、1 0比特、15 比特…等5的倍数，当如果需要兼容 一 个4比特的适 应性差异脉波码调变系统，那数据总线宽度必须为5 与4的最低公倍数 (least common multiple, LCM) 的整倍数，即2 0比特、4 0比特、6 0比特等。而 当如果更同时兼容 一 个3比特的系统，则其最小公倍 数更只能选择6 0比特，如此存储器的数据总线的宽 度限制与成本控制将会提高。更甚者，若当编解码器/解码器为支持动态调整字 节长度的算法，即编码器为节省频宽与压縮比，以不 同的字节长度来编码输出；同样地，解码器则可依照 编码器的动态字节长度编码方式，接收不同字节长度 的编码资料，则固定总线宽度的并行式存储器，则很 难支持此类支持动态调整字节长度的编码器与解码 器。
发明内容
本发明提供一种支持动态字节长度的存储器存取 装置，特别是支持动态调整字节长度的编码/解码系统 的并行式存储器储存与读取功能。
本发明的存储器存取装置，是 一 种新的并行式存
储器的存取方式，为并串并(parallel to serial to parallel, PSP)的存取方式，可由并行式方式储存与 读取存储器，避免编/解码系统的兼容性问题与其它元 件的兼容性问题，强化资料定址(addressing)功能。
本发明支持动态字节长度的存储器存取装置，第 一实施范例中，支持动态字节长度的存储器储存装置 至少备有至少一个编码器(encoder)、 一并接输入串 接输出(Parallel In Serial 0ut， PIS0)模组、一 串接输入并接输出(Serial In Parallel 0ut， SIP0) 模组、以及 一 并行式存储器。并接输入串接输出模组 一次接收任 一 编码器输出的n比特资料，并将n比特 资料转换为 一 相对应的序列资料输出；串接输入并接 输出模组以1比特的资料线宽度接收并接输入串接输 出模组的序列资料，同时输出m比特资料；并行式存 储器以m比特数据总线宽度 一 次接收串接输入并接输 出模组输出的此m比特资料。第二实施范例中，说明 一 种支持动态字节长度的
存储器读取装置，此读取装置至少备有一并行式存储
器、一并接输入串接输出模组、 一 串接输入并接输出
模组、以及至少一个解码器(decoder)。并接输入串
接输出模组 一 次接收并行式存储器输出的m个比特资
料，并将m个比特资料转换为 一 相对应的序列资料输
出；串接输入并接输出模组以1比特的资料线宽度接
收并接输入串接输出模组的序列资料，同时输出n比
特资料;解码器 一 次接收此串接输入并接输出模组的n比特资料。
以下配合附图、实施例的详细说明及申请专利范
围，将上述及本发明的其它目的与优点详述于后，其
中
图1为本发明的第 一 实施范例，说明 一 种支持动
态字节长度的存储器储存装置的一个示意图。
图2为本发明第二实施范例，说明 一 种支持动态
字节长度的存储器读取装置的一个示意图。
具体实施例方式
本发明的支持动态字节长度的存储器存取装置，是应用在编码/解码的存取系统中，编码器与解码器所 使用的资料线宽度(资料线宽度即其边码器与解码器 输出与读取的字节长度，其包含固定字节长度的编/解 码系统与动态调整字节长度的编/解码系统)，是可以 与并行式存储器的数据总线的宽度不相等或为非倍数 关系，以实现储存、读取、与定址功能。
以下以两个实施范例来分别说明支持动态字节长 度的存储器储存、与读取装置。
图1为本发明的第 一 实施范例，说明 一 种支持动 态字节长度的存储器储存装置的一个示意图，本储存 装置是应用于编码系统中。参考图l，此储存装置至 少备有至少一个编码器1 A— 1 N、 一并接输入串接输
出模组3 A 、 一串接输入并接输出模组5 A 、以及 一 并 行式存储器7 A 。并接输入串接输出模组3 A —次接收
任 一 编码器输出的n个比特资料(即编码资料的字节 长度为n )，并将n个比特资料转换为 一 相对应的序列 资料输出；串接输入并接输出模组5 A以1比特的资料 线宽度接收并接输入串接输出模组3 A的序列数据；并 行式存储器7 A以m比特数据总线宽度一次接收串接输 入并接输出模组5 A输出的m比特资料。
其中，编码器lA—lN以字节长度n将资料作编 码输出至并接输入串接输出模组3A，并接输入串接输出模 区后 给串 并从 编码 I比 接输 存于 次将
A —次并列接收n比特的 一 组编码资料于缓冲 1比特的资料线宽度，依序将序列资料传送
组3 ，以
接输入并接输出模组5 A 。然后，将缓冲区清
工
任一
资 特 入
m
料 的 串 冲 比
编码器1A— 1N读取下一组字节长度为i的 (即并接输入串接输出模组3 A同时并列接收
资料而串接输入并接输出模组5 A接收并
接输出模组3 A输出的串行序列数据累积暂
区中，然后，以m比特的数据总线宽度，
特资料传送至并行式存储器7 A储存，接着
并接输出模组5 A将缓冲区清空。此m比特的
宽度即并行式存储器7 A所支持的数据总线宽度。
不失般性，图2为本发明第二实施范例，说明
种支持动态字节长度的存储器读取装置的一个不思
图，本读取装置是应用于解码系统中。参考图2，此
读取装置至少备有一并行式存储器7B、 一并接输入串
接输出模组3B 、 一串接输入并接输出模组5 B 、以及
至少个解码器9 A— 9 N。
并接输入串接输出模组3 B —次接收并行式存储
器7 B输出的m个比特资料，并将m个比特资料转换为 一相对应的序列资料输出；串接输入并接输出模组5 B 以1比特的资料线宽度接收并接输入串接输出模组3B的序列数据；解码器9 A — 9 N —次接收此串接输入并接输出模组5 B的n比特资料。其中，并行式存储器7 B以m比特数据总线宽度一 次传送m比特资料至并接输入串接输出模组3 B的缓冲 区中，此m比特的数据总线宽度即并行式存储器7 B所支持的数据总线宽度。接着，并接输入串接输出模组 3 B将m个比特资料转换为 一 相对应的序列资料输出后将缓冲区清空，并从并行式存储器7 B继续接收下 一 笔 m比特资料。串接输入并接输出模组5 B接收并接输入 串接输出模组3 B的序列数据累积储存于缓冲区中；此串接输入并接输出模组5 B则根据任 一 解码器9 A — 9 N所指定读取的字节长度(例如，n比特)，发送读取 要求至并接输入串接输出模组3B，当所需的字节长度 (n比特)资料已储存于串接输入并接输出模组5 B的缓冲区中后，依照解码器9 A --9N所要求的字节长度例如，n比特) 一 次传送至)碎码器9 A — 9 N 。值得一提的是，并接输入串接输出模组3 A 、3 B与串接输入并接输出模组5 A 、5 B的组合，让资料得以串行序列方式转移或传送，将资料线宽度需求不一的编码器1A — 1 N 、解码器9A—9N、与并行式存储班 奋7A、7 B等元件连接起来，以实现存取与定址功能。即图1的存储器储存装置中，编码器1A—1N输出的n比特资料与并行式存储器7 A接收的m比特资料，其 中，n可以等于m或是呈倍数关系；n值亦可以不等于 m值。同样的，图2的存储器读取装置中，并行式存储 器7 B输出的m个比特资料与解码器9 A — 9 N接收的n比特资料，中，可以等于m或是呈倍数关系；值亦可以不等于 m值编码器1A— 1N与解码器9 A— 9 N可以是支持动态字节长度方法，亦可以是固定字节长度的算法所实现的硬件或软件。并行输入串行输出模组3 A 、 3B与串接输入并接输出模组5 A、5 B ，可以是硬件元件或是软件模组，其更配置有缓冲区，以将接收的数据是暂存于缓冲区中，当数据从缓冲区传递到下 一 个模组时，则清空该缓冲区惟，以上所述的，仅为发明的最佳实施例而已当不能依此限定本发明实施的范围。即大凡一本发明申请专利范围所作的均等变化与修饰，皆应仍属本发内范函利专明
权利要求
1、一种支持动态字节长度的存储器存取装置，是应用在编码储存系统中，其特征在于，该装置包含至少一个编码器；一并接输入串接输出模组，一次接收任一该编码器输出的n比特资料，并将该n比特资料转换为一相对应的序列资料输出，n为自然数；一串接输入并接输出模组，是以1比特的资料线宽度接收该并接输入串接输出模组输出的该序列资料，同时输出m比特资料，m为自然数；以及一并行式存储器，是以m比特数据总线宽度一次接收该串接输入并接输出模组输出的该m比特资料。
2 、如权利要求1所述的支持动态字节长度的存 储器存取装置，其特征在于，其中任一该编码器可以 是支持动态调整字节长度的编码系统。
3 、如权利要求1所述的支持动态字节长度的存 储器存取装置，其特征在于，其中任一该编码器可以 是固定字节长度的编码系统。
4 、如权利要求1所述的支持动态字节长度的存 储器存取装置，其特征在于，其中该并接输入串接输出模组与该接输入并接输出模组为硬件元件。5、如权利要求1所述的支持动态字节长度的存储器存取装置特征在于，其中该并接输入串接输出模组与该串接输入并接输出模组为软件元件。6、如权利要求1所述的支持动态字节长度的存储器存取装置，其特征在于，其中该并行式存储器可以是静态随机储存存储器、动态随机存取存储器、或随机存取存储器、/ 、读存储器、可程序只读存储器、电子抹除式读存储器及闪存。7、如权利要求1所述的支持动态字节长度的存储器存取装置，特征在于，其中该并接输入串接输出模组与该串接输入并接输出模组还备有至少 一 个缓冲区以将输入资料暂存于该缓冲区。8、如权利要求7所述的支持动态字节长度的存储器存取装置，特征在于，其中该并接输入串接输出模组与该串接输入并接输出模组分别输出数据后，则分别清空该缓冲区9、种支持动态字长度的存储器存取装置，是应用在解码读取系统中其特征在于，该装置包含并行式存储器一并接输入串接输出模组，一 次接收该并行式存储器输出的m比特资料7并将该m个比特资料转换为一相对应的序列资料输出，m为自然数；一串接输入并接输出模组，是以1比特的资料线 宽度接收该并接输入串接输出模组输出的该序列资料，同时输出比特资料，n为自然数；以及至少一个解码器，是以n比特资料线排宽度一次接收该串接输入并接输出模组输出的该n比特资料。10、如权利要求9所述的支持动态字节长度的存储器存取装置特征在于，其中任 一 该解码器可以是支持动态调整字长度的编码系统。11、如权利要求9所述的支持动态字节长度的存储器存取装置特征在于，其中任 一 该解码器可以是固定字节长度的编码系统。12、如权利要求9所述的支持动态字节长度的存储器存取装置，特征在于，其中该并接输入串接输出模组与该串接输入并接输出模组为硬件元件。13、如权利要求9所述的支持动态字节长度的存储器存取装置，特征在于，其中该并接输入串接输出模组与该串接输入并接输出模组为软件元件。14、如权利要求9所述的支持动态字节长度的存储器存取装置，特征在于，其中该并行式存储现 益可以是静态随机储存存储器、动态随机存取存储器、或随机存取存储器、读存储器、可程序只读存储器、4电子抹除式/ 、读存储器及闪存。15、如权利要求9所述的支持动态字长度的存储為存取装置，其特征在于，其中该并接输入串接输出模组与该串接输入并接输出模组还备有至少个缓冲区，以将输入资料暂存于该缓冲区'16、如权利要求1 5所述的支持动态字节长度的存储BO 益存取装置，其特征在于，其中该并接输入串接输出模组与该串接输入并接输出模组分别输出数据后，贝lj分别清空该缓冲区。
全文摘要
本发明揭露一种支持动态字节长度的存储器存取装置，特别是支持动态调整字节长度的编码/解码系统的并行式存储器储存与读取功能。本发明的存储器存取装置，是一种新的并行式存储器的存取方式，为并串并(parallel to serial toparallel，PSP)的存取方式，可由并行式方式储存存储器，避免编解码系统的兼容性问题与其它元件的兼容性问题，强化资料定址功能。本发明的存储器存取装置，通过并接输入串接输出模组与串接输入并接输出模组的组合，让资料得以串行序列方式转移或传送，将资料线宽度需求不一的编码器、解码器、与并行式存储器等元件连接起来，以实现存取与定址功能。
文档编号H03M7/30GK101330293SQ20071011154
公开日2008年12月24日 申请日期2007年6月19日 优先权日2007年6月19日
发明者邓致超 申请人:佑华微电子股份有限公司