专利名称：基于相位旋转器的分频器的制作方法
技术领域：
本发明涉及一种基于相位旋转器的分频器，特别涉及一种分频稳定的基于相位旋 转器的分频器。
背景技术：
用于射频(RF)电路的频率综合器(Synthesizer)需要分频数可调的分频器。然 而，由于无线通信中载波的频率越来越高，压控振荡器(VCO)的频率越来越高，对分频器的 要求也越来越高。请参阅图1，图1为现有技术的吞除脉冲(Pulse Swallow)结构分频器的电路原 理示意图。吞除脉冲(Pulse Swallow)结构分频器包括预分频器(Prescaler)、程序计数 器(ProgramCounter)及吞脉冲计数器(Swallow Counter)，广泛应用于整数型频率合成 器及小数型频率合成器中。其工作原理为预分频器的分频数为P+1直至吞脉冲计数器数 (模为A)满；然后RS触发器改变预分频器的分频数为P，程序计数器(模为B)继续工作， 而吞脉冲计数器停止工作直至下一次分频开始，整个分频器的分频数为PB+A。为保证吞除 脉冲分频器正常工作，程序计数器的模B必须大于吞脉冲计数器的模A。由于程序计数器 及吞脉冲计数器反馈给预分频器的模控制信号(Modulus Control，简写MC)相对预分频器 的输出信号(即程序计数器和Swallow计数器的输入信号)存在延时，而且现有技术的吞 除脉冲结构分频器的速度在工艺电压温度条件(PVT)变化时受到一定的限制，为此，2000 年，Christopher Lam和BehzadRazavi提出一种分频器，其结构如图2所示，(可参见IEEE JSSC, VOL. 35，NO. 5，MAY 2000, A 2. 6_Ghz/5. 2-GHz Frequency Synthesizer in 0. 4_um CMOS Technology)，即在RS触发器的输出端再接入一由由预分频器输出信号的上升沿触发 的D触发器，由此来消除计数器的延时，从而提高分频器的速度，改进后的分频器分频数为 PB+A+1，然而，其分频速度仍难以满足不断增长的载波频率的要求。请参阅图3，图3为现有技术的双模预分频器，其以分频数为128/129为例，亦可 采用其它的分频数，比如除4/5，除8/9，除16/17等。这种现有技术的双模预分频器的速度 依然受限，主要原因在于VCO的输出缓冲器buffer需要驱动三个第一 D触发器及第一 D触 发器反馈回路中的与非门。而且，由于同时有三个第一 D触发器工作在全速率(VC0频率) 处，其功耗较大。为此，JanCraninckx 和 Michiel S. J. Steyaert 在 1996 年提出了 用相位 旋转器实现高速的128/129预分频器(见于IEEE JSSC, VOL. 31, NO. 7, July 1996，A 1. 75-GHz/3-VDual-Modulus Divide-by-128/129 Prescaler in 0. 7-um CMOS)，即如图 4 所示的基于相位旋转器的除128/129预分频器，其输入Fin连接压控振荡器(VCO)的输出， 输出Fout连接程序计数器及吞脉冲计数器，上述两个计数器反馈一个模控制信号MC给预 分频器。VCO的高频率信号经过两级除2的电路产生4个相位依次相差90°的相位，即相 差VCO输出信号的一个周期。模控制信号MC及输出Fout通过与非逻辑门产生频率控制器 (Frequency Control)的沿触发信号FC，只有当模控制信号MC为高电平时，沿触发信号FC才会产生时钟沿，频率控制器在每个时钟沿(上升沿或者下降沿)时改变状态，选择邻近的 延时的相位，其工作原理类似有限状态机。若相位旋转器当前选择的信号为F4. I，则当MC 是高电平时，经过一个时钟沿，F4选择F4. Q信号，从而预分频器分频数为129 (即P+1)。若 模控制信号MC为低电平。F4选择的信号不变，预分频器的分频数为128(即P)。VCO的输 出信号只驱动第一级除2的分频器产生F2信号，减少VCO的驱动Buffer的功耗。F2信号 的频率只有VCO的一半，再经过一级除2的分频器产生四相的时钟。因此，基于相位旋转器 (Phase Rotator)的预分频器相比传统结构能实现更高的分频速度，而且在同样的分频速 度时有较低的电路功耗。目前，小数型(Frac-N)频率综合器因其高分辨率及良好的噪声性能，在RF电路 中的应用越来越广。由于小数型频率综合器参考频率高，分频器(Divider)分频数不大， 因而预分频器的模不会很大，一般为除4/5、除8/9和除16/17。如此，会带来一个问题，当 VCO信号频率很高，预分频器的模的取值较小时，预分频器与后接的计数器之间会存在一个 较紧的时序关系(Timing)。以包括除8/9的预分频器及计数器的分频器为例，请参阅图5， 当VCO的输出频率相对较低时，分频器总的分频数为8B+A+1，但当VCO的输出频率较高时， 分频器总的分频数为8B+A。产生这种现象的原因在于相位旋转器的选择是通过频率控制 器(FrequencyControl)来控制的。从系统稳定性的角度考虑，频率控制器一般设计为沿触 发，图5所示的频率控制器设计为上升沿触发，其沿触发信号为FC。由于速度、噪声、芯片 面积及功耗方面的考虑，预分频器一般采用电流模式逻辑(CML)的结构实现，程序计数器 及吞脉冲计数器一般采用CMOS逻辑实现，预分频器的输出信号Fpreout需要连接缓冲器 (Buffer)驱动程序计数器及吞脉冲计数器等计数器模块。预分频器与计数器模块对电源要 求不同，因此需要芯片内不同的局部电源，由于局部电源分布往往间距较大，导致预分频器 及计数器模块在芯片内相互间有一定的距离。缓冲器的加入和模块间的距离导致预分频器 的输出信号Fpreout到计数器模块的输入信号Fcoimt之间存在较大的延时Td。当VCO的 速度较高时，延时Td可接近预分频器的输出信号的Fpreout周期的一半，从而导致电路的 逻辑发生偏差，出现分频器少除一的现象。设B等于5，A等于2。当延时Td小于预分频器 的输出信号Fpreout周期的一半072)时，如图6所示，沿触发信号FC在每个模控制信号 MC的周期内产生A+1个(3个)上升的脉冲(Pulse)，因而分频器总的分频数为8B+A+1。当 延时Td大于预分频器的输出信号Fpreout周期的一半(T/2)时，如图7所示，沿触发信号 FC在每个模控制信号MC的周期内产生A个(2个)上升的脉冲，因而分频器总的分频数为 8XB+A。这种延时受工艺、温度及电源电压影响。当VCO的速度很高时，特别是对小数型频 率综合器，这种分频不稳定对系统性能影响非常大，所以需要提供一种基于相位旋转器的 分频器，能够消除上述不稳定的现象。
发明内容
本发明的所要解决的技术方案是提供一种基于相位旋转器的分频器，以解决现有 技术的不足。为解决上述技术方案，本发明提供一种基于相位旋转器的分频器，包括至少包含 相位旋转器及用于控制所述相位旋转器的频率控制器的预分频器、输入端连接所述预分频 器输出端的缓冲器、输入端均连接所述缓冲器的输出端的程序计数器及吞脉冲计数器、输
4入端连接所述程序计数器及所述吞脉冲计数器的RS触发器、输入端连接所述RS触发器的 输出端且时钟信号输入端连接所述缓冲器的输出端、并由第一种触发沿触发的第一 D触发 器，其输出端连接所述吞脉冲计数器，所述基于相位旋转器的分频器还包括由第二种触发 沿触发的采样电路、其输入端连接所述第一 D触发器的输出端，其触发信号输入端连接所 述缓冲器的输出端，用于在所述第二种触发沿触发下对所述第一 D触发器的输出信号进行 采样；二输入逻辑门、其一输入端连接所述缓冲器的输出端，另一输入端连接所述第二 D触 发器的输出端，其输出端连接所述频率控制器，用于当所述第二 D触发器的输出为所需电 平时，其根据所述缓冲器的输出信号产生相应的沿触发信号使所述频率控制器被触发，进 而使所述频率控制器输出控制所述相位旋转器的频率控制信号。较佳的，所述采样电路为一第二 D触发器。较佳的，所述第一种触发沿为上升沿，所述第二种触发沿信号为下降沿。较佳的，所述所需电平为高电平，所述二输入逻辑门为与门或与非门。较佳的，所述第一种触发沿为下降沿，所述第二种触发沿为上升沿。较佳的，所述所需电平为低电平，所述二输入逻辑门为或门或或非门。较佳的，所述第一 D触发器通过一第一非门连接所述采样电路，所述采用电路通 过一第二非门连接所述或门或或非门。本发明的有益效果在于有效解决了分频器分频不稳的问题。
图1为现有技术的吞除脉冲结构分频器的电路原理示意图。图2为现有技术的MC同步控制的吞除脉冲结构分频器的电路原理示意图。图3为现有技术的双模预分频器的电路原理示意图。图4为现有技术的基于相位旋转器的预分频器的电路原理示意图。图5为现有技术的基于相位旋转器的分频器的电路原理示意图。图6为延时较小时预分频器的输出信号Fpreout、模控制信号MC、及沿触发信号FC 的时序示意图。图7为延时较大时预分频器的输出信号Fpreout、模控制信号MC、及沿触发信号FC 的时序示意图。图8为本发明提供的基于相位旋转器的分频器的电路原理示意图。图9为计数及控制模块电路原理示意图。图10为预分频器的输出信号Fpreout、第一 D触发器输出信号MC、第二 D触发器 输出信号MC1、及沿触发信号FC的时序示意图。图11为预分频器的输出信号Fpreout、第一 D触发器输出信号MC相与产生的毛刺 示意图。
具体实施例方式下面结合附图详细说明本发明的优选实施例。实施例一请参阅图8及图9，本发明提供的基于相位旋转器的分频器包括除8/9预分频器、及计数及控制模块。除8/9预分频器包括顺次连接的全速(Full Speed)除二单元、半速(Half Speed) 除二单元、相位旋转器、低速(Low Speed)除二单元、及与相位旋转器连接且用于控制相位 旋转器的信号选择的频率控制器。全速除二单元的输入连接压控振荡器(VCO)的输出信号 Fin，输出信号Fin经过两级除二单元后，变为4个相位依次相差90°的信号F4. I、F4. Q、 F4J、及@，输入相位旋转器，频率控制器在沿触发信号FC的控制下，控制相位旋转器依 次循环选择信号F4. I、F4. 0、^7、及@，相位旋转器的输出信号F4经过低速除二单元后， 变为预分频器的输出信号Fpreout。计数及控制模块包括包含程序计数器及吞脉冲计数器的计数器模块、驱动所述计 数器模块的缓冲器、及生成用于控制频率控制器的沿触发信号FC的控制模块。控制模块包 括顺次连接的RS触发器、第一 D触发器、第二 D触发器、及与门And。缓冲器的输出连接程 序计数器输入端、吞脉冲计数器输入端、第一 D触发器的时钟信号输入端、第二 D触发器时 钟信号输入端及与门And的一个输入端，使得预分频器的输出信号Fpreout通过缓冲器后 作为缓冲器的输出信号Fcoimt供程序计数器及吞脉冲计数器计数，且作为第一 D触发器及 第二 D触发器的时钟信号，及作为与门And的一个输入信号。程序计数器及吞脉冲计数器 的输出端分别连接RS触发器的两个输入端，以便重置RS触发器，RS触发器的输出信号输 入第一 D触发器，第一 D触发器的输出信号MC输入第二 D触发器，且反馈至吞脉冲计数器， 第二 D触发器的输出信号MCl输入与门And的另一个输入端，与门And的输出端连接频率 控制器的控制端，输出沿触发信号FC。请参阅图10，本发明将缓冲器的输出信号Fcoimt及第二 D触发器的输出信号MCl 相与，来产生沿触发信号FC。第一 D触发器的输出信号MC脉冲宽度=Fcoimt信号的周期 T*吞脉冲触发器的模A。同样的，以MC作为输入信号且同样采用Fcoimt信号作为时钟信 号的第二 D触发器的输出信号MCl的脉冲宽度等同于MC的脉冲宽度，然而，由于第二 D触 发器的时钟沿不同于第一 D触发器，即第一 D触发器的时钟沿为上升沿，第二 D触发器的时 钟沿为下降沿，则信号MCl相对信号MC延迟T/2，即信号MCl相对信号Fcoimt延迟时间= T/2+第二 D触发器本身的延时，由于第二 D触发器的延时稳定小于T/2，MCl与Fcoimt相 与所得的沿触发信号FC在一个分频周期内所得的脉冲数恒定为模A的值，且FC的脉冲宽 度几乎等同于Fcoimt的脉冲宽度，从而解决了分频不稳定的问题。本实施例没有采用Fcoimt信号与MC信号直接相与产生沿触发信号FC的方案，请 参阅图11，由于电路具有的延时，MC相对Fcount有一个小的延时，若MC与Fcount进行逻 辑与作用就会产生脉冲宽度很窄的毛刺(glitch)，毛刺对频率控制器的触发是不稳定的。在本实施例中，上升沿为第一种触发沿，下降沿为第二种触发沿，第二 D触发器实 际上为一采样电路，其时钟信号输入端实质上为一触发信号输入端，在第二种触发沿触发 下，对MC信号进行采样，得到MCl信号。与门And亦可为与非门。实施例二本实施例与实施例一的不同在于，采用或门替代了与门，并相应在第一 D触发器 及第二 D触发器之间接入一第一非门，在第二 D触发器及或门之间接入一第二非门，改变下 降沿为第一种触发沿，上升沿为第二种触发沿。由于本实施例采用了或门替代与门，则所需 电平由高电平变为低电平，当Fcount与MCl同时为低电平时，或门输出低电平。或门亦可为或非门。本发明解决了当VCO的输出频率很高时产生的分频不稳定的问题。解决的方法是 在技术及控制模块处对模控制信号MC作时序处理，并将缓冲器的输出信号Fcoimt与时序 处理后的信号MCl通过二输入逻辑门，产生频率控制器的沿触发信号FC传输给预分频器， 而不是直接传模控制信号MC给预分频器。由于FC是稳定性高、延时小的局部信号产生的， 其抗干扰性特别好，不受工艺、电源电压和温度的变化，并且FC信号从二输入逻辑门传输 至频率控制器的的延时不影响分频器的结果，从而分频器的分频非常稳定。以上实施例仅用以说明而非限制本发明的技术方案。不脱离本发明精神和范围的 任何修改或局部替换，比如，将除8/9预分频器修改为其他分频数的预分频器；将FC的时钟 沿修改为下降沿并相应改变产生FC信号的控制部分的上升沿及下降沿；将与门替换成其 他逻辑门，如与或门等；呼唤第一D触发器及第二D触发器的位置并相应修改其他部件的时 钟沿等；均应涵盖在本发明的权利要求范围当中。
权利要求
一种基于相位旋转器的分频器，包括至少包含相位旋转器及用于控制所述相位旋转器的频率控制器的预分频器、输入端连接所述预分频器输出端的缓冲器、输入端均连接所述缓冲器的输出端的程序计数器及吞脉冲计数器、输入端连接所述程序计数器及所述吞脉冲计数器的RS触发器、输入端连接所述RS触发器的输出端且时钟信号输入端连接所述缓冲器的输出端、并由第一种触发沿触发的第一D触发器，其输出端连接所述吞脉冲计数器，其特征在于，所述基于相位旋转器的分频器还包括由第二种触发沿触发的采样电路、其输入端连接所述第一D触发器的输出端，其触发信号输入端连接所述缓冲器的输出端，用于在所述第二种触发沿触发下对所述第一D触发器的输出信号进行采样；二输入逻辑门、其一输入端连接所述缓冲器的输出端，另一输入端连接所述第二D触发器的输出端，其输出端连接所述频率控制器，用于当所述第二D触发器的输出为所需电平时，其根据所述缓冲器的输出信号产生相应的沿触发信号使所述频率控制器被触发，进而使所述频率控制器输出控制所述相位旋转器的频率控制信号。
2.如权利要求1所述的基于相位旋转器的分频器，其特征在于所述采样电路为一第 二 D触发器。
3.如权利要求1所述的基于相位旋转器的分频器，其特征在于所述第一种触发沿为 上升沿，所述第二种触发沿信号为下降沿。
4.如权利要求3所述的基于相位旋转器的分频器，其特征在于所述所需电平为高电 平，所述二输入逻辑门为与门或与非门。
5.如权利要求1所述的基于相位旋转器的分频器，其特征在于所述第一种触发沿为 下降沿，所述第二种触发沿为上升沿。
6.如权利要求5所述的基于相位旋转器的分频器，其特征在于所述所需电平为低电 平，所述二输入逻辑门为或门或或非门。
7.如权利要求6所述的基于相位旋转器的分频器，其特征在于所述第一D触发器通 过一第一非门连接所述采样电路，所述采用电路通过一第二非门连接所述或门或或非门。
全文摘要
本发明揭示了一种基于相位旋转器的分频器，包括由第二种触发沿触发的采样电路、其输入端连接所述第一D触发器的输出端，其触发信号输入端连接所述缓冲器的输出端，用于在所述第二种触发沿触发下对所述第一D触发器的输出信号进行采样；二输入逻辑门、其一输入端连接所述缓冲器的输出端，另一输入端连接所述第二D触发器的输出端，其输出端连接所述频率控制器，用于当所述第二D触发器的输出为所需电平时，其根据所述缓冲器的输出信号产生相应的沿触发信号使所述频率控制器被触发。本发明的有益效果在于有效解决了分频器分频不稳的问题。
文档编号H03K21/00GK101944906SQ200910054639
公开日2011年1月12日 申请日期2009年7月10日 优先权日2009年7月10日
发明者晏进喜, 李玺 申请人:智迈微电子科技(上海)有限公司