专利名称：高分辨率时间-数字转换器的制作方法
技术领域：
所揭示的实施例涉及时间-数字转换器(TDC)。
背景技术：
时间-数字转换器(TDC)是产生数字输出值(有时被称为时戳)的电路。时戳表 示第一信号的沿与另一信号的沿之间所经过的时间。TDC具有若干用途，包括在锁相环路 (PLL)中的用途。图1(现有技术)是TDC PLL 1的高度简化的概念框图。TDC PLL 1包括输出多 位数字调谐字流的环路滤波器2。数控振荡器(DCO) 3接收数字调谐字，并输出对应的信号 DC0_0UT，其频率由所述数字调谐字决定。DC0_0UT可(例如)具有在三GHz到四GHz的范 围内的频率。累加器4使DC0_0UT的每一周期递增，且所述累加器的值与参考时钟信号REF 同步锁存到锁存器5中。参考相位累加器6递增其输入引线7上的值。参考相位累加器6 与参考时钟信号REF同步递增。经由线8将累加器6中所累加的值供应到减法器9。加法 器10的输出经由线11供应到减法器9。减法器9 (也称为相位检测器)从线8上的值减去 线11上的值，并在线12上以数字字的形式将所得差值供应到环路滤波器2。累加器6所递增的输入引线7上的值是线13上的整数频率控制部分与线14上的 分数部分的总和。所述分数部分随时间过去而由Δ-Σ调制器15改变。线11上的值是锁 存器5所输出的整数部分以及线16上的分数部分的总和。时间-数字转换器17产生数字 输出时戳，其表示信号DC0_0UT的沿与参考时钟信号REF的沿之间的时差。此实例中的信 号REF具有固定但显著低于DC0_0UT的频率。TDC 17所输出的时戳由标准化电路18标准 化，以产生线16上的分数部分。图2 (现有技术)是TDC 17的简化图。TDC 17包括反相器19到23的延迟线，以 及一组相关联的触发器24到28。DC0_0UT信号的波前沿反相器的延迟线向下传播，且当参 考时钟信号REF的上升沿出现时，所述延迟线中的信号的状态被并行计时到触发器24到28 中。所述触发器将此处称为“时戳”的多位数字字输出到线29上。图3(现有技术)是说明TDC 17的操作的简化波形图。在延迟线内捕获一个低 脉冲，且所述低脉冲经由所述延迟线传播。一和零的行30表示延迟线的各个节点上的值。 当DC0_0UT低脉冲到达图3中所说明的延迟线中的位置时，信号REF从低转变到高。DC0_ OUT的低脉冲的结尾的低到高沿的时间与REF的低到高转变的时间之间所过去的时间量被 识别为时间PD。DC0_0UT信号保持低(半周期时间)的持续时间被识别为时间HPER。如果 延迟线的反相器具有较小的传播时间(反相器为“快”)，那么延迟线的节点上的信号的状 态可如箭头30所指示那样表现。PD近似等于七个反相器传播延迟，且HPER近似等于八个 反相器传播延迟。此处的值PD指示DC0_0UT的低到高沿与REF的低到高沿之间的时间延 迟。时间测量结果的单位为反相器传播延迟。TDC PLL使用此相位信息来使TDC PLL保持 锁定。然而，如果延迟线的反相器具有较大的传播时间(反相器为“慢”)，那么延迟线的节点上的信号的状态可能如箭头31所指示那样表现。指示DC0_0UT的低到高沿与REF的 低到高沿之间的持续时间的值PD并非为七，而是值PD为四。类似地，值HPER并非为八，而 是值HPER为四。希望如从TDC输出的时戳被标准化，使得其较少依赖于延迟线的反相器的
传播速度变化。图4(现有技术)是图1的标准化电路18的简化电路图。标准化电路18接收从 TDC17输出的未经标准化的时戳值PD，使用乘法器38来对其进行标准化，并将经标准化的 时戳值PDN输出到线16上。标准化电路18使用从TDC 17输出的HPER值来执行所述标准 化。在线32上将四位值HPER供应到累加器33。累加器33在慢得多的参考时钟CKR的每 一上升沿上递增值HPER。因此，如果值HPER较小，那么累加器33将需用累加器33的较多 递增以溢流且在线34上输出溢流信号。然而，如果值HPER较大，那么将需用累加器33的相 对较少的递增来使溢流条件发生。累加器33递增的次数由计数器35记录。当溢流条件发 生时，线34上的溢流信号转变为高，且致使锁存器36存储来自计数器35的计数值。因此， 如果HPER较小，那么所捕获的计数值将较大，而如果HPER较大，那么所捕获的计数值将较 小。计数值AVE_PER由线37供应到乘法器38。如果HPER较小，那么PD也将较小，但乘法 器38将使此较小PD值乘以较大的AVE_PER，从而输出经标准化的PDN。类似地，如果HPER 较大，那么PD也将较大，但乘法器38将使此较大PD值乘以较小AVE_PER，从而输出经标准 化的PDN。例如图1到图4的TDC PLL 1等PLL可用于许多应用中，包括无线电接收器中和 无线电发射器中。需要TDC PLL的性能的改进。
发明内容
新颖的时间-数字转换器(TDC)所输出的总时戳可具有比TDC内的延迟线中的延 迟元件的传播延迟精细的时间分辨率。在一个实例中，分数延迟元件电路接收TDC输入信 号，并从其产生第二信号，所述第二信号为第一信号的时移复制物。TDC输入信号可(例如) 为全数字锁相环路(ADPLL)中的数控振荡器(DCO)输出信号。将第一信号供应到第一延迟 线时戳电路(DLTC)的输入上，且将第二信号供应到第二 DLTC的输入上。第一 DLTC产生第 一时戳，其指示到达TDC的参考输入信号REF的沿与第一信号的沿之间的时间。第二 DLTC 产生第二时戳，其指示REF的沿与第二信号的沿之间的时间。第一和第二时戳经组合，且共 同构成高分辨率总TDC时戳，其具有比第一时戳或第二时戳精细的分辨率。在一个应用中， 通过利用高分辨率TDC来减少PLL相位噪声。 在一个特定实例中，每一 DLTC包括一反相器延迟线和一组相关联的触发器。所述 触发器由参考信号REF计时，使得所述触发器在信号REF的沿的时间处捕获延迟线的各个 节点上的状态。第二信号相对于第一信号而时移反相器传播延迟的一半。揭示一种新颖的 时差均衡电路、反馈环路和可编程延迟元件，其产生第二信号，使得第二信号相对于第一信 号的时移被控制，且保持为反相器延迟的一半。 前述内容是概述，且因此必然含有细节的简化、一般化和省略；因此，所属领域的 技术人员将了解，所述概述仅为说明性的，且无意以任何方式具有限制性。本文所描述的装 置和/或过程(如仅由权利要求书界定)的其它方面、发明性特征和优点将在本文所陈述 的非限制性详细描述中变得明显。
图1 (现有技术)是常规分数N时间-数字转换器(TDC)锁相环路(PLL)的简化 框图。图2(现有技术)是一种类型的常规延迟线时戳时间-数字转换器(TDC)的图。图3(现有技术)是说明图2的TDC的时戳输出可如何改变的图。图4(现有技术)是用于使TDC时戳标准化的常规标准化电路的图。图5是根据一个新颖方面的一种特定类型的移动通信装置100的非常简化的高级 框图。图6是图2的RF收发器集成电路103的更详细框图。图7是图6的本机振荡器106的更详细框图。图8是图7的本机振荡器中所使用的重新定时电路的图。
图9是延迟线时戳电路(DLTC)的图。图10是说明图9的DLTC的操作的图。图11是说明图9的DLTC所输出的时戳值可如何因反相器传播延迟的改变而改变 的图。图12是说明TDC量化噪声可如何为总PLL相位噪声的较大促成因素的曲线图。图13是图7的本机振荡器106的新颖高分辨率时间-数字转换器(TDC) 214的电 路图。图14是说明图13的TDC的一部分的简化图。图15是说明图14的电路的节点A、B和C上的信号之间的时移的波形图。图16是图13的新颖高分辨率TDC的反馈控制环路的图。图17是实现图13的电路600和602的一种方式的图。图18是说明图17的电路600的操作的图。图19是实现图13的新颖高分辨率TDC的可编程延迟元件508的一种方式的电路图。图20是根据一个新颖方面的方法700的流程图。
具体实施例方式图5是根据一个新颖方面的一种特定类型的移动通信装置100的非常简化的高级 框图。在此特定实例中，移动通信装置100为3G蜂窝式电话，其使用码分多址(CDMA)蜂窝 式电话通信协议。蜂窝式电话包括(包含未说明的若干其它部分)天线102以及两个集成 电路103和104。集成电路104被称为“数字基带集成电路”或“基带处理器集成电路”。集 成电路103为RF收发器集成电路。RF收发器集成电路103被称为“收发器”，因为其包括 发射器以及接收器。图6是RF收发器集成电路103的更详细框图。接收器包括被称为“接收链”的部 分105和本机振荡器(LO) 106。当蜂窝式电话正在接收时，在天线102上接收高频RF信号 107。来自信号107的信息经过双工器108、匹配网络109，且经过接收链105。信号107由 低噪声放大器(LNA) 110放大，且频率由混频器111降频转换。所得经降频转换的信号由基带滤波器112滤波，且被传递到数字基带集成电路104。数字基带集成电路104中的模/数 转换器113将信号转换成数字形式，且所得数字信息由数字基带集成电路104中的数字电 路处理。数字基带集成电路104通过控制由本机振荡器106供应到混频器111的本机振荡 器信号(LO) 114的频率来调谐接收器。如果蜂窝式电话正在发射，那么待发射的信息由数字基带集成电路104中的数/ 模转换器115转换成模拟形式，且供应到“发射链” 116。基带滤波器117滤出因数/模转 换过程而产生的噪声。在本机振荡器119的控制下的混频器块118接着将信号升频转换成 高频信号。驱动器放大器120和外部功率放大器121放大所述高频信号以驱动天线102，使 得高频RF信号122从天线102发射。图7是本机振荡器106的更详细的图。本机振荡器106包括参考时钟信号源123 和分数N锁相环路(PLL) 124。在本实例中，参考时钟信号源123是到达外部晶体振荡器模 块的连接。在此情况下，参考源123可(例如)为信号导体。或者，参考时钟信号源123为 安置在RF收发器集成电路102上的振荡器，其中晶体在集成电路102外部，但经由集成电 路102的端子附接到振荡器。PLL 124是时间-数字(TDC)全数字锁相环路(ADPLL)。PLL 124包括环路滤波 器200，其输出数字调谐字流。数控振荡器(DCO) 201接收数字调谐字，并输出对应的信号 DC0_0UT，其频率由所述数字调谐字决定。DC0_0UT可(例如)具有在4GHz的范围内的频 率。累加器202使DC0_0UT的每一周期递增，且累加器的值与参考时钟信号REFl同步锁存 到锁存器203中。参考相位累加器204与参考时钟信号REFl同步递增其输入引线205上 的值。累加器204中所累加的值经由线219供应到减法器206。加法器207的输出经由线 208供应到减法器206。减法器206 (其也称为相位检测器)从线219上的值减去线208上 的值，并在线209上以数字字的形式将所得差值供应到环路滤波器200。累加器204所递增的输入引线205上的值是线210上的整数频率控制部分与线 211上的分数部分的总和。所述分数部分随时间过去而由Δ-Σ调制器212改变。线208 上的值是锁存器203所输出的整数部分以及线213上的分数部分的总和。新颖的时间-数 字转换器214在到达标准化电路216的线215上产生高分辨率数字输出时戳。每一高分辨 率时戳表示信号DC0_0UT的沿与参考时钟信号REF的沿之间所过去的时差。此实例中的信 号REF具有固定但显著低于DC0_0UT的频率。REF可(例如)为IOOMHz信号，而DC0_0UT 可在从3. ο GHz到4. 4GHz的范围内。标准化电路216将经标准化的时戳值输出到线213 上。TDC 214所输出的时戳由标准化电路216标准化，以产生线213上的分数部分。由DCO 201输出的DC0_0UT信号由固定除法器217划分(例如，除以4)，以产生输出引线218上的 本机振荡器输出信号L0。图8是从参考时钟信号REF产生参考时钟信号REFl的重新定时电路的图。所述 电路使REF与DC0_0UT信号同步。图9是包含反相器301到305的第一延迟线、反相器306到310的第二延迟线以 及一组相关联的差分输入触发器311到315的差分延迟线时戳电路(DLTC) 300的图。使信 号DC0_0UT沿第一延迟线向下传播，且使其逆DC0_0UT沿第二延迟线向下传播。延迟线的对 应节点上的信号DC0_0UT和DC0_0UTB大体上同时转变逻辑电平。由参考时钟信号REF计 时的触发器311到315在信号REF从低到高转变时捕获各个节点m到N5以及WB到N5B数字值Dl到D4构成一多位时戳PD以及一多位值HPER。值HPER指示 DC0_0UT的半周期的持续时间。图10是说明图9的DLTC 300的操作的波形图。上部两个波形说明第一时间时第 一延迟线的节点上的值。接下来的两个波形说明第二时间时第一延迟线的节点上的值。注 意，所述波形已从左向右传播了两个反相器的距离。在第二时间时，参考时钟信号仍处于数 字逻辑低。下部两个波形说明参考时钟信号REF从低转换到高时的第三时间时第一延迟线 的节点上的值。注意，信号DC0_0UT的下半周期在所述延迟线上被捕获，且低脉冲的结尾处 的低到高转变316在参考时钟REF在第三时间转变为高时已传播到节点N4。触发器311到 315捕获第三时间时节点上的值。最初四个连续高值指示DC0_0UT的低到高沿316与REF 的低到高沿317之间的时间。值四(PD)是以反相器传播延迟为单位。六个连续低值的串 指示沿318与316之间DC0_0UT的半周期的持续时间。值六(HPER)是以反相器传播延迟 为单位。图11是说明对于相同的DC0_0UT对REF时差，PD和HPER的值可如何随着反相器 传播延迟而改变的简化波形图。如果图9的DLTC 300的延迟线的反相器具有较小的传播 时间(反相器为“快”)，那么延迟线的节点上的信号的状态可能如箭头319所指示那样表 现。PD近似等于四个反相器传播延迟，且HPER近似等于六个反相器传播延迟。然而，如果 延迟线的反相器具有较大的传播时间(反相器为“慢”)，那么延迟线的节点上的信号的状 态可能如由箭头320所指示那样表现。值PD并非为四，而是PD的值为三。HPER的值并非 为六，而是HPER的值为四。所述PD值可由标准化电路(例如图4的标准化电路18)标准 化。可将DLTC 300或类似电路用作图7的TDC 214。图12是说明TDC的总相位噪声400对所述噪声的各种促成因素(例如TDC噪声 401、相位检测器噪声、DCO噪声和其它促成因素)的曲线图。如所述曲线图所指示，TDC量 化噪声401的相位噪声促成作用占总PLL相位噪声400的较大比例。TDC量化噪声与DLTC 300的延迟线中的延迟元件的传播延迟成比例。如果认识到此情形，那么可尝试尽可能多地 减少延迟元件的传播延迟，且使用尽可能快的半导体工艺，以便使延迟元件传播时间保持 尽可能低。举例来说，如果延迟元件为反相器，那么对于可使DLTC300的延迟线的反相器多 快存在实际限制。然而，可能希望将TDC量化噪声降低到低于此等级。因此，根据一个新颖 方面，使用新颖的TDC 214。图13是新颖TDC 214的图。新颖TDC 214包括分数延迟元件电路500、第一延迟 线时戳电路(DLTC) 501和第二 DLTC 502。分数延迟元件电路500接收输入信号(DC0_0UT 在此处也表示为SO)，并输出输入信号的第一时移版本Sl和输入信号的第二时移版本S2。 将第一时移版本Sl供应到第一 DLTC 501的第一输入节点503上。将第二时移版本S2供 应到第一 DLTC 502的第二输入节点504上。节点504上的第二时移版本S2相对于节点 503上的第一时移版本Sl时移了两个DLTC 501和502的延迟线的延迟元件的传播延迟的 一半。在此实例中，两个DLTC 501和502的延迟线的延迟元件为反相器，且信号Sl与S2 之间的时移为反相器传播延迟的一半。分数延迟元件电路500包括第一传播延迟电路，其在输入引线505上接收输入信 号(DC0_0UT)，且将第一时移版本Sl输出到节点503上。分数延迟元件电路500还包括第 二传播延迟电路，其在输入引线505上接收输入信号(DC0_0UT)，且将第二时移版本S2输出
9到节点504上。分数延迟元件电路500还包括时差均衡电路506，其控制第二传播延迟电路 内的可编程延迟元件508，以维持信号Sl与S2之间的所要时移关系。如图13中所指示，第 一 DLTC 501和第二 DLTC 502由输入引线507上所接收到的同一参考时钟信号REF计时。 从第一 DLTC 501输出的时戳与从第二 DLTC 502输出到输出线215上的时戳组合，以形成 具有高于DLTC 501或DLTC 502的分辨率的总TDC时戳。图14是说明图13的电路的一部分的简化图。信号DC0_0UT被接收到输入引线 505上，且逆信号DC0_0UTB被接收到输入引线509上。输入引线505上的信号DC0_0UT与 节点A上的信号之间存在一个反相器传播延迟。输入引线509上的信号DC0_0UTB与节点 C上的信号之间存在两个反相器传播延迟。DC0_0UT和DC0_0UTB大体上同时转变。图15说明节点A和C上的两个信号，且指示节点A上的信号的低到高上升沿与节 点C上的信号的低到高上升沿之间存在一个反相器传播延迟。为了以与第一时移信号Sl成 适当关系的方式将第二时移信号S2供应到图13中的节点504上，希望图14中的节点B上 的信号在节点A上的信号的转变时间与节点C上的信号的转变时间之间的正中及时转变。 图14的可编程延迟元件508将被控制，使得节点B上的信号在此时转变。图16是说明图13的时差均衡电路506如何控制可编程延迟元件508的简化图。 第一电路600产生输出信号，其量值指示节点A上的信号的上升沿与节点B上的信号的对 应上升沿之间的第一时差601。第二电路602产生输出信号，其量值指示节点B上的信号的 上升沿与节点C上的信号的对应上升沿之间的第二时差603。所述电路的其余部分包括反 馈环路，其操作以控制可编程延迟元件508，使得两个电路600和602的输出随时间过去而 大体上相等。明确地说，比较器604经耦合以接收从电路600和602输出的信号，使得如果 第一时差601大于第二时差603，那么比较器的输出为数字高。如果第一时差601小于第二 时差603，那么比较器604输出数字逻辑低。比较器604的输出由计数器605平滑化。比较 器604的数字输出为供应到计数器605的向上/向下输入控制引线上的数字值，且使所述 计数器在例如REF等参考时钟的上升沿上各自递增或递减。“UP/DNB”记号中的“B”指示向 下“条”，即如果UP/DNB输入引线上的信号为数字逻辑低，那么控制所述计数器降计数。对 计数器605进行计时的信号REF具有固定频率(在从近似IOMHz到IOOMHz的范围内)，且 仅允许信号REF在节点C上的信号转变为高之后不久转变为高，且对计数器605进行计时。 供应计数器605的四位输出作为控制字，以控制可编程延迟元件508。此闭合反馈控制环路 的操作致使第一时差601大体上等于第二时差603。图17是可实现电路600 (和电路602)的一种方式的电路图。图18说明电路600 的操作。当节点A和B上的两个输入信号均为低时，晶体管Ql和Q2断开。电容器Cl和C2 上所形成的任何电荷因此经由电阻Rl和R2排出。接下来，当节点A上的信号变高时，晶体 管Q2接通，且晶体管Q4断开。因为节点NODE是由导电晶体管Q3接地，所以电容器C2由 从电容器C2穿过Q2且穿过Q3到达接地的电流路径充电。此情形致使节点OUT上的电压 减小。节点A和B上的信号的此状态的持续时间决定发生多少充电，以及节点OUT上的电 压变为多低。接下来，当节点B上的信号变高时，晶体管Ql接通，且晶体管Q3断开。因为 晶体管Q3和Q4两者均断开，所以节点NODE不再耦合到接地。此情况在图18中用符号“Z” 表示。电容器Cl和C2上的电荷将大体上平衡，且经由其相应的电阻Rl和R2放电。因此， 输出节点OUT上的电压(平均电压)的量值指示节点A上的信号的上升沿与节点B上的信号的上升沿之间的时差的持续时间。充电状态对放电状态的持续时间越长，节点OUT上的 电压就越低。图19是实现图13的可编程延迟元件508的一种方式的图。经由共用反相器的传 播延迟至少在某种程度上取决于其输出引线上的负载。将图16的计数器605所输出的四位 控制字供应到线606上，使得线606上的数字值的量值决定互补金属氧化物半导体(CMOS) 反相器607和608上的电容性负载的量值。图20是新颖方法700的流程图。使用(步骤701)可编程延迟元件来产生作为第 一信号的时移复制物的第二信号。在一个实例中，第一与第二信号的对应沿之间的时移是 经由反相器的传播延迟的一半。使用(步骤702)第一延迟线时戳电路(DLTC)来产生第一 时戳，其指示参考信号的沿与第一信号的沿之间的时间。在一个实例中，此第一 DLTC为图 13的DLTC 501。使用(步骤703)第二延迟线时戳电路(DLTC)来产生第二时戳，其指示参 考信号的沿与第二信号的沿之间的时间。在一个实例中，此第二DLTC为图13的DLTC 502。 组合(步骤704)第一与第二时戳以产生总时戳，其具有比第一时戳或第二时戳精细的分辨 率。在图13的实例中，第一时戳为多位数字值DW]、D[2]、D[4]等，而第二时戳为多位数 字值D[1]、D[3]、D[5]等。总的较精细分辨率时戳为多位数字值饥0]、0[1]、0[2]、0[3]、 D[4]、D[5]等。在一个或一个以上示范性实施例中，可在硬件、软件、固件或其任一组合中实施所 描述的功能。如果在软件中实施，那么所述功能可作为一个或一个以上指令或代码存储在 计算机可读媒体上或在计算机可读媒体上传输。计算机可读媒体包括计算机存储媒体和通 信媒体两者，通信媒体包括促进计算机程序从一个位置传送到另一位置的任何媒体。存储 媒体可以是可由计算机存取的任何可用媒体。作为实例而非限制，此计算机可读媒体可包 含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或 可用于携载或存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它 媒体。另外，严格地说，任何连接均被称作计算机可读媒体。举例来说，如果使用同轴电缆、 光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波等无线技术从网站、服 务器或其它远程来源传输软件，那么所述同轴电缆、光纤电缆、双绞线、DSL或例如红外线、 无线电和微波等无线技术包括在媒体的定义中。如本文中所使用的磁盘和光盘包括压缩光 盘(CD)、激光光盘、光学盘、数字通用光盘(DVD)、软磁盘和蓝光光盘，其中磁盘通常以磁性 方式再现数据，而光盘用激光以光学方式再现数据。上述各项的组合也应包括在计算机可 读媒体的范围内。尽管上文出于教学目的描述某些特定实施例，但本专利文献的教示具有一般适用 性，且不限于上文所描述的特定实施例。上文所描述的积分器电路、比较器、升/降计数器 和可编程延迟元件电路被陈述为可如何实施分数延迟元件电路的仅一个实例。其中存在由 分数延迟元件电路产生的三个或三个以上时移信号且其中存在三个或三个以上对应DLTC 的实施例是可能的。可以各种不同方式来编码时戳值。DLTC的延迟线内的延迟元件无需为 反相器，而是可为另一类型的电路元件(包括无源元件)，且可使第一与第二信号之间的时 移为经由此另一类型的延迟元件的传播延迟的分数。因此，可在不脱离下文所陈述的权利 要求书的范围的情况下实践所描述的特定实施例的各种特征的各种修改、修正和组合。
1权利要求
一种电路，其包含分数延迟元件电路，其接收输入信号S0且输出所述输入信号的第一时移版本(S1)，且其输出所述输入信号的第二时移版本(S2)，其中S2相对于S1时移经由延迟元件的传播延迟的固定分数量；第一延迟线时戳电路(DLTC)，其接收S1，其中所述第一DLTC包括S1经由其传播的第一延迟线；以及第二DLTC，其接收S2，其中所述第二DLTC包括S2经由其传播的第二延迟线。
2.根据权利要求1所述的电路，其中所述延迟元件为反相器，其中所述第一延迟线为 反相器的延迟线，且其中所述第二延迟线为反相器的延迟线。
3.根据权利要求1所述的电路，其中所述分数延迟元件电路包括第一传播延迟电路，其接收所述输入信号SO且输出Sl ；第二传播延迟电路，其接收所述输入信号SO且输出S2，其中所述第二传播延迟电路包 括可编程延迟元件；以及时差均衡电路，其控制所述可编程延迟元件。
4.根据权利要求3所述的电路，其中所述分数延迟元件电路检测第一节点上的信号的 沿与第二节点上的信号的沿之间的第一时差，其中所述分数延迟元件电路检测所述第二节 点上的所述信号的所述沿与第三节点上的信号的沿之间的第二时差，且其中所述分数延迟 元件电路致使所述第一时差与所述第二时差大体上相等。
5.根据权利要求4所述的电路，其中所述第一节点为所述第一传播延迟电路的节点， 其中所述第二节点为所述第二传播延迟电路的节点，且其中所述第三节点为所述第一传播 延迟电路的节点。
6.根据权利要求3所述的电路，其中所述可编程延迟元件包括具有可编程负载的逻辑 元件，且其中所述可编程延迟元件接收多位数字值，其决定所述可编程负载的量值。
7.根据权利要求1所述的电路，其中所述分数延迟元件电路包括反馈环路。
8.根据权利要求1所述的电路，其中所述固定分数量为一半。
9.根据权利要求1所述的电路，其中所述第一和第二DLTC为单端型延迟线时戳电路。
10.根据权利要求1所述的电路，其中所述第一和第二DLTC为差分延迟线时戳电路。
11.一种方法，其包含(a)将第一信号供应到第一延迟线时戳电路(DLTC)的第一输入节点上，其中所述第一 DLTC包括延迟元件的延迟线；(b)将参考信号供应到所述第一DLTC的第二输入节点上；(c)将第二信号供应到第二DLTC的第一输入节点上，其中所述第二DLTC包括延迟元件 的延迟线；(d)将所述参考信号供应到所述第二DLTC的第二输入节点上；以及(e)相对于所述第二信号而控制所述第一信号，使得所述第二信号为所述第一信号的 时移复制物，且使得所述第二信号相对于所述第一信号时移经由延迟元件的传播延迟的固 定分数。
12.根据权利要求11所述的方法，其中所述第一DLTC的所述延迟线的所述延迟元件为 反相器，其中所述第二 DLTC的所述延迟线的所述延迟元件为反相器，且其中(e)中经由所述延迟元件的所述传播延迟为经由反相器的传播延迟。
13.根据权利要求11所述的方法，其中(e)包括控制第二逻辑元件上的负载，使得经由 所述第二逻辑元件的传播延迟的长度是经由第一逻辑元件的传播延迟的长度的一倍半，其 中所述第一和第二逻辑元件为大体上相同的结构。
14.根据权利要求11所述的方法，其中(e)包括产生第一时差信号，其指示第一信号沿 退出第一反相器时的第一时间与第二信号沿退出第二反相器时的第二时间之间的第一时 差，其中(e)包括产生第二时差信号，其指示所述第二时间与第三信号沿退出第三反相器 时的第三时间之间的第二时差，其中可编程负载耦合到所述第二反相器的输出引线，且其 中(e)的所述控制包括控制所述可编程负载。
15.根据权利要求14所述的方法，其中(e)进一步包括确定所述第一时差信号是否大 于所述第二时差信号。
16.一种时间-数字转换器，其包含第一延迟线时戳电路(DLTC)，其包含第一延迟线，其中所述第一延迟线为反相器串；以及第二延迟线时戳电路(DLTC)，其包含第二延迟线，其中所述第二延迟线为反相器串，其 中所述第一 DLTC的所述反相器串的所述反相器中的每一者和所述第二 DLTC的所述反相器 串的所述反相器中的每一者具有大体上相同的传播延迟，其中所述时间-数字转换器输出 时戳，其具有大体上小于所述传播延迟的时间分辨率。
17.根据权利要求16所述的时间-数字转换器，其进一步包含分数延迟元件电路，其将第一信号供应到所述第一 DLTC的输入引线上，且将第二信号 供应到所述第二 DLTC的输入引线上，其中所述第二信号为所述第一信号的时移复制物。
18.根据权利要求17所述的时间-数字转换器，其中所述分数延迟元件电路包括反馈 环路。
19.一种方法，其包含使用可编程延迟元件来产生第二信号，其中所述第二信号为第一信号的时移复制物， 其中所述第二信号具有相对于所述第一信号的时移；使用第一时间-数字转换器(TDC)来产生第一时戳，其指示所述第一信号的沿与参考 信号的沿之间的时间；以及使用第二 TDC来产生第二时戳，其指示所述第二信号的沿与所述参考信号的所述沿之 间的时间，其中所述时移具有小于经由反相器的传播延迟的量值，且其中所述第一和第二 时戳是同时产生的。
20.根据权利要求19所述的方法，其进一步包含组合所述第一时戳与所述第二时戳以产生总时戳，其中所述总时戳具有比所述第一时 戳的分辨率精细且比所述第二时戳的分辨率精细的分辨率。
21.一种电路，其包含第一延迟线时戳电路(DLTC)，其具有第一时戳分辨率；第二 DLTC，其具有与所述第一时戳分辨率相同的第二时戳分辨率，其中所述第一和第 二 DLTC响应于参考时钟信号的沿而同时产生所述第一和第二时戳；以及用于将第一信号供应到所述第一 DLTC且用于将第二信号供应到所述第二 DLTC使得所3述第一和第二时戳一起形成总时戳的装置，其中所述总时戳具有比所述第一时戳分辨率或 所述第二时戳分辨率精细的时戳分辨率。
22.根据权利要求21所述的电路，其中所述电路接收用于产生所述第一和第二信号的 输入信号，且其中所述总时戳为数字值，其指示所述输入信号的沿与所述参考时钟信号的 所述沿之间的延迟。
23.根据权利要求22所述的电路，其中所述电路是移动通信装置的接收器的一部分。
全文摘要
本发明提供一种时间-数字转换器(TDC)，其可具有比反相器的传播延迟精细的分辨率。在一个实例中，分数延迟元件电路接收TDC输入信号，并从其产生第二信号，其为第一信号的时移复制物。将所述第一信号供应到第一延迟线时戳电路(DLTC)，且将所述第二信号供应到第二DLTC。所述第一DLTC产生第一时戳，其指示到达所述TDC的参考输入信号的沿与所述第一信号的沿之间的时间。所述第二DLTC产生第二时戳，其指示所述参考输入信号的所述沿与所述第二信号的沿之间的时间。所述第一和第二时戳经组合且一起构成高分辨率总TDC时戳，其具有比所述第一或第二时戳精细的分辨率。
文档编号H03M1/20GK101960721SQ200980107631
公开日2011年1月26日 申请日期2009年3月3日 优先权日2008年3月3日
发明者孙博, 杨兹翔 申请人:高通股份有限公司