专利名称：一种高sfdr折叠内插模数转换器的制作方法
技术领域：
本发明属集成电路技术领域，具体涉及一种采用级联折叠内插器间开关“伪随机 乱序”的高SFDR折叠内插模数转换器。
背景技术：
传统的级联折叠电路的折叠内插模数转换器如图1所示，主要包括模拟信号输入 端(1)、跟踪保持电路(2 )、电压驱动电路(3 )、电阻串参考电压产生电路(4 )、预放大电路 阵列(5)、N级级联折叠电路(6)、内插电路(7)、比较器电路(8)和编码电路(9)。传统的级 联折叠内插电路的折叠内插模数转换器如图2所示，主要包括模拟信号输入端(14)、跟踪 保持电路(15)、电压驱动电路(16)、电阻串参考电压产生电路(17)、预放大电路阵列(18)、 N级级联折叠内插电路(19)、比较器电路(20)和编码电路(21)。折叠内插模数转换器中的模拟信号预处理过程可以等效为同一个模拟信号通过 若干折叠内插信号通道，产生相邻的过零点供后端编码电路使用，由于各个通道间的失配， 相邻过零点会产生一定的偏差造成量化非线性的产生，等效到整个模数转换器的无杂散动 态范围的影响。理论分析如图8所示的，(49) (50) (51)分别表示三个折叠系数为3的折 叠器的理想输出，(52) (53)分别表示相加折叠的理想输出和前两个折叠器输出的内插的 理想输出。(54)表示参考电压的过零点。理想的输出的过零点在其相应的位置，没有任何 偏移，但是实际电路中由于折叠内插电路中差分输入管的工艺偏差及尾电流失配导致增益 偏差(56)和失调电压偏差(57)。如图9所示，实际输入曲线，其中(56)包含有增益偏差， (57)包含有失调电压偏差，这些导致(58)实际相加折叠输出过零点的偏移和(59)实际内 插过零点的偏移。传统普遍适用的解决方法是采用输入已知的测试向量原折叠内插信号路径或者 是镜像的折叠内插信号路径中，在输出端采集相关信息通过检测电路进行反馈校正，这种 校正方法一方面需要打断模数转换器的正常工作周期，另一方面还要额外增加冗余功耗， 因此不适用于折叠内插模数转换器的实际应用。
发明内容
本发明的目的是提供一种可以平均化折叠内插信号路径之间的失配，提高折叠内 插模数转换器SFDR的折叠内插模数转换器。本发明提出了一种应用折叠内插电路级内和折叠内插电路级间开关的一种乱序 逻辑，等效为将模拟预处理部分分为多条模拟信号路径，每次模拟信号的预处理过程都伪 随机的循环选择不同的折叠内插信号路径进行，如此将各个信号路径之间的偏差平均化， 有利于提高折叠内插模数转换器的无杂散动态范围(SFDR)。本发明提出的整体折叠内插模数转换器架构，包括模拟信号输入端、跟踪保持电 路、电压驱动电路、电阻串参考电压产生电路、预放大电路、N级包含级间开关乱序操作的级 联折叠内插电路、比较器电路和编码电路。其中模拟输入信号在相同的时钟相位下由跟踪保持电路将信号采样到固定的保持电容上； 保持信号与参考电压电阻串产生的参考电平作为预放大电路的输入信号，预放大电路的输 出为保持信号与参考电平之间的差值放大信号；预放大电路的输出信号通过级间开关选择 一个第一级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入 信号；第一级折叠电路的输出信号通过级间开关对应选择一个第一级内插电路信号路径作 为其输入信号；第一级内插电路的输出信号通过级间开关选择一个第二级折叠电路信号路 径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；第二级折叠电路的输 出信号通过级间开关对应选择一个第二级内插电路信号路径作为其输入信号；第二级内插 电路的输出信号通过级间开关选择一个第三级折叠电路信号路径作为其输入信号，其中一 些输出信号直接成为比较器的输入信号；依此类推，第N-I级内插电路的输出信号通过级 间开关对应选择一个第N级折叠电路信号路径作为其输入信号，其中一些输出信号直接成 为比较器的输入信号；第N级折叠电路的输出信号成为第N级内插电路的输入信号，第N级 内插电路的输出信号作为比较器的输入信号；比较器的输出信号经过编码电路的编码后， 得到模数转换器的二进制输出码。对于N级级联折叠内插电路，每一级折叠内插电路的折叠系数为F，内插系数为F， 预放大电路个数为N，每一级折叠放大器个数为X，每一级内插放大器个数为N。折叠内插模数转换器具有如下特点
(1)每级级联折叠内插电路包括位于该级折叠电路输入端的m种状态的正向伪随机 乱序逻辑开关，其中Nl<=x;
(2)每级级联折叠内插电路包括位于该级内插电路输入端的m种状态的反向伪随机 解乱序逻辑开关；
(3)每级级联折叠内插电路包括折叠系数为F的折叠电路；
(4)每级级联折叠内插电路包括内插系数为F的内插电路。正向伪随机乱序逻辑开关和反向伪随机解乱序逻辑开关的连接方式如图6所示。
图1为传统级联折叠电路的折叠内插模数转换器架构图。图2为传统级联折叠内插电路的折叠内插模数转换器架构图。图3为采用折叠内插器级间开关“伪随机乱序”的高SFDR折叠内插模数转换器架 构图。图4为理想折叠输出曲线和内插输出曲线。图5为实际存在增益和失调电压偏差时的折叠和内插输出曲线。图6为折叠内插级间伪随机开关乱序连接示意图。图中标号1为折叠内插模数转换器模拟信号输入端，2为折叠内插模数转换器 跟踪保持电路，3为折叠内插模数转换器电压驱动电路，4为折叠内插模数转换器电阻串 参考电压产生电路，5为折叠内插模数转换器预放大电路阵列，6、10 12为折叠内插模 数转换器N级级联折叠电路，7为折叠内插模数转换器内插电路，8为折叠内插模数转换器 比较器电路，9为折叠内插模数转换器编码电路，14为折叠内插模数转换器模拟信号输入 端，15为折叠内插模数转换器跟踪保持电路，16为折叠内插模数转换器电压驱动电路，17为折叠内插模数转换器电阻串参考电压产生电路，18为折叠内插模数转换器预放大电路 阵列，19、22 27为折叠内插模数转换器N级级联折叠内插电路，20为折叠内插模数转换 器比较器电路，21为折叠内插模数转换器编码电路，28为折叠内插模数转换器模拟信号输 入端，29为折叠内插模数转换器跟踪保持电路，30为折叠内插模数转换器电压驱动电路， 31-1为折叠内插模数转换器电阻串参考电压产生电路，31-2为折叠内插模数转换器预放 大电路，32 34、37 48为折叠内插模数转换器带级间开关乱序的N级级联折叠内插电 路，49 54为理想折叠内插曲线，55 62为存在增益偏差和失调电压偏差的实际折叠内 插曲线，63、73为第H级和第H+1级折叠内插电路N个顺序输入信号，64为第H级折叠内插 电路正向伪随机乱序开关，65为第H级折叠内插电路正向m个状态下正向伪随机乱序开关 逻辑，66为第H级折叠内插电路反向伪随机乱序开关，67为第H级折叠内插电路正向m个 状态下反向伪随机解乱序开关逻辑，68为第H+1级折叠内插电路，69、71为第H级折叠内插 电路信号编号，70为第H级折叠电路，72为第H级内插电路。
具体实施例方式下面结合附图对本发明折叠内插器级间开关“伪随机乱序”结构进行详细说明。以下结合附图进一步描述本发明。针对于折叠内插电路级间伪随机乱序的循环逻辑，如图6所示，该图仅以一级折 叠系数为F，内插系数也为F，前级输入信号线为N，级内变换状态为m的实例来说明。图6 中(63)表示的是前级输入到第H级折叠内插电路的N个信号，分别标示为第1 N (69)； (64)表示第H级正向伪随机乱序开关电路；(65)表示的是m种状态下各个折叠器电路和 前端N个输入信号之间的连接关系，其中折叠系数为F; (66)表示相应的第H级内插电路输 入和第H级折叠电路输出之间的反向伪随机解乱序开关；(67)是相对应反向伪随机解乱序 开关逻辑连接方式，其中内插系数为F。针对于折叠电路信号路径的正向伪随机乱序选择逻 辑，当折叠系数为F时，每个折叠器的输入的个数为F ；当乱序逻辑为m个状态时，每个折 叠器的每个输入的对应连接状态数为m ；针对于第Z个折叠器的第J个输入的m个状态 分别是
权利要求
一种折叠内插模数转换器，其特征在于包括模拟信号输入端、跟踪保持电路、电压驱动电路、电阻串参考电压产生电路、预放大电路、N级包含级间开关乱序操作的级联折叠内插电路、比较器电路和编码电路；其中模拟输入信号在相同的时钟相位下由跟踪保持电路将信号采样到固定的保持电容上；保持信号与参考电压电阻串产生的参考电平作为预放大电路的输入信号，预放大电路的输出为保持信号与参考电平之间的差值放大信号；预放大电路的输出信号通过级间开关选择一个第一级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；第一级折叠电路的输出信号通过级间开关对应选择一个第一级内插电路信号路径作为其输入信号；第一级内插电路的输出信号通过级间开关选择一个第二级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；第二级折叠电路的输出信号通过级间开关对应选择一个第二级内插电路信号路径作为其输入信号；第二级内插电路的输出信号通过级间开关选择一个第三级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；依此类推，第N 1级内插电路的输出信号通过级间开关对应选择一个第N级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；第N级折叠电路的输出信号成为第N级内插电路的输入信号，第N级内插电路的输出信号作为比较器的输入信号；比较器的输出信号经过编码电路的编码后，得到模数转换器的二进制输出码。
2.根据权利要求1所述的折叠内插模数转换器，其特征在于设对于N级级联折叠内 插电路，每一级折叠内插电路的折叠系数为F，内插系数为F，预放大电路个数为N，每一级 折叠放大器个数为X，每一级内插放大器个数为N ；则(1)每级级联折叠内插电路包括位于该级折叠电路输入端的m种状态的正向伪随机 乱序逻辑开关，其中N1<=X;(2)每级级联折叠内插电路包括位于该级内插电路输入端的m种状态的反向伪随机 解乱序逻辑开关；(3)每级级联折叠内插电路包括折叠系数为F的折叠电路；(4)每级级联折叠内插电路包括内插系数为F的内插电路；(5)正向伪随机乱序逻辑开关和反向伪随机解乱序逻辑开关按规则连接。
3.根据权利要求2所述的折叠内插模数转换器，其特征在于包括模拟信号输入端 (28),跟踪保持电路(29)、电压驱动电路(30)、电阻串参考电压产生电路(31-1 )、预放大电 路(31-2)、N级包含级间开关乱序操作的级联折叠内插电路(32 34)、比较器电路(35)和 编码电路(36)；其中(1)模拟输入信号(28)经过跟踪保持电路(29)得到保持信号；(2)保持信号与参考电压电阻串(31-1)产生的参考电平作为预放大电路(31-2)的输 入信号，预放大电路的输出为保持信号与参考电平之间的差值放大信号，预放大电路的输 出信号为第一级折叠电路(38)的输入信号；其中，每隔X-I个输出取一个输出连接到比较 器(35)，一共QCtl个输出信号直接成为比较器(35)的输入信号；(3)第一级折叠电路(38)的输入信号为预放大电路(31-2)的输出信号经过第一级正 向伪随机乱序开关(37)选择输入，第一级折叠电路(38)的输出信号经过第一级反向伪随 机解乱序开关(39)选择作为第一级内插电路(40)的输入信号，第一级的内插电路(40)的输出信号作为第二级折叠电路(42)的输入信号；其中，每隔X-I个输出取一个输出连接到 比较器(35)，一共QC1个输出信号直接成为比较器(35)的输入信号；(4)第二级折叠电路(42)的输入信号为第一级内插电路(40)的输出信号经过第二级 正向伪随机乱序开关(41)选择输入，第二级折叠电路(42)的输出信号经过第二级反向伪 随机解乱序开关(43)选择作为第二级内插电路(44)的输入信号，第二级的内插电路(44) 的输出信号作为第三级折叠电路的输入信号，其中，每隔X-I个输出取一个输出连接到比 较器(35)，一共QC2个输出信号直接成为比较器(35)的输入信号；(5)依此类推，第N-I级内插电路的输出信号经过第N级正向伪随机乱序开关(45)的 选择作为为第N级折叠电路(46)的输入信号；其中，每隔X-I个输出取一个输出连接到比 较器(35)，一共QCV1个输出信号直接成为比较器(35)的输入信号；(6)第N级折叠电路(46)的输出信号经过第N级反向伪随机解乱序开关(47)选择成 为第N级内插电路(48)的输入信号，第N级内插电路(48)的输出信号连接到比较器(35);(7)比较器(35)的输出信号经过编码电路(36)的编码后，得到模数转换器的二进制输 出码。
全文摘要
本发明提供一种采用级联折叠内插器级间开关“伪随机乱序”的高SFDR的折叠内插模数转换器结构。该折叠内插模数转换器包含具有折叠单元模拟预处理模块或者内插模拟预处理模块；级联折叠内插器级间开关“伪随机乱序”是用于模拟信号在预处理过程中伪随机选择折叠内插信号路径的一种逻辑序列，每级折叠内插电路中包括两组开关逻辑分别是正向乱序开关逻辑和对应的反向解乱序开关逻辑。此外，开关乱序逻辑分级内乱序逻辑和级间乱序组合逻辑。本发明提出的级联折叠内插电路级内及级间开关乱序逻辑，将处理相邻量化范围的折叠器和内插器间的输入等效失调平均化，将失配引入的谐波分量平均到噪底中，提高了整个模数转换器的无杂散动态范围(SFDR)。
文档编号H03M1/12GK101980447SQ201010562719
公开日2011年2月23日 申请日期2010年11月29日 优先权日2010年11月29日
发明者任俊彦, 叶凡, 王振宇, 王明硕, 陈迟晓, 顾蔚如 申请人:复旦大学