专利名称：基于多比特串行转换的逐次逼近模数转换器的制作方法
技术领域：
本发明属于高性能模数转换的技术领域，特别是指一种基于多比特串行转换的逐 次逼近模数转换器。
背景技术：
随着无线通信技术的迅猛发展和人们对电子消费产品的巨大需求，快速推动了 手持式无线移动设备终端集成越来越多的功能，如数字多媒体广播接收、GPRS(General Packet Radio Service,GPRS)个人导航与定位等，这给人们的生活提供了非常便捷和丰富 的服务。在无线局域网(Wireless LAN，WLAN)等芯片中，需要采用模数转换器将射频前端的 模拟信号转换成数字信号，为了保证信号的质量要求模数转换器的采样速率达到几十MS/s 到上百MS/s、精度在10-12比特左右。随着市场竞争越来越激烈，除了实现上述最基本的性 能外，成本成为芯片产品能否在市场上站稳脚跟的重要因素之一，更长待机时间的无线移 动设备终端非常受用户的欢迎，更小的芯片面积、更低的功耗的宽带模数转换器面临着巨 大市场的需求。传统上一般采用流水线模数转换器(Pipelined ADC)实现中等采样速率(几十 MS/s到几百MS/s)、中等精度(10-12比特)的模数转换功能。由于它的每一级都需要运放 来保证余差信号的精确放大，对运放的增益和带宽都有很高的要求，因此功耗比较大。随着 CMOS工艺的不断发展，晶体管输出电阻随着特征尺寸不断减小而不断降低，为了提高运放 的增益导致了大量额外功耗的增加。同时，为了保证电路的可靠性，电源电压不得不降低， 信号的摆幅不断减小，限制了流水线模数转换器信噪比的提高。流水线型模数转换器由于 内在的电路构成决定了它越来越难满足手持式无线通信设备对低功耗、小尺寸的需求。^^^WikW&MMM^k^ (Successive Approximation Register Analog to Digital Converter, SAR ADC)主要由数模转换器电容阵列、比较器和逻辑控制处理器组 成。比较器是逐次逼近模数转换器内部唯一有源的模拟单元电路，它通常由多级预放大器 和锁存器级联组成，预放大器将两个输入信号之差放大到锁存器能够有效识别的幅度，锁 存器将通过正反馈对预放大器的输出信号进行比较。相比于流水线模数转换器等应用下的 运算跨导放大器，比较器的预放大器工作在开环下，对增益、线性度等要求不高，通常每级 预放大器只有十几个dB，因此功耗相对比较低。逐次逼近模数转换器大部分电路功能在数 字域完成，随着CMOS工艺尺寸的不断减小，数字电路的工作速度越来越高、功耗越来越低， 因而逐次逼近模数转换器在功耗和芯片面积方面具有越来越重要的优势。将逐次逼近模数 转换器应用到无线通信终端非常符合节约功耗和成本的策略，受到了国际重要研究机构和 大公司的关注。逐次逼近模数转换器的一个不足是完成一次N比特精度的数据转换至少需要 (N+1)个工作周期，这种串行转换方式极大的限制了工作速度的提高。为了改善这个不足， 主要两种方式提高单元电路的工作速度，如改变数模转换器电容阵列的充电方式，使得在 越来越短的工作周期内满足速度和精度的要求，但电路控制比较复杂、效率不高；采用混合模数转换器结构，如在逐次逼近模数转换器的基础上引入流水线模数转换器、闪存模数转 换器(Flash ADC)、时间交织技术(Time-hterleaved)等，可以在一定程度上提高逐次逼 近模数转换器的转换速率，但存在匹配性、参考电压兼容性的问题。本发明提出了基于多比 特串行转换的逐次逼近模数转换器，在传统的逐次逼近模数转换器串行转换的基础上每个 时钟完成多比特数据的转换，逐次逼近模数转换器的转换速率提高了近(1-1/B)，且电路实 现简单、控制灵活、可扩展性强、功耗低。
发明内容
本发明的目的在于提供一种基于多比特串行转换的逐次逼近模数转换器，其可克 服逐次逼近模数转换器串行转换方式的不足，实现高速度逐次逼近模数转换器。为达到上述目的，本发明提供的技术方案如下本发明提供一种一种基于多比特串行转换的逐次逼近模数转换器，包括一个逻辑控制处理器；多组串接的DAC阵列及比较器组成采样判决电路，该每一组比较器的输出端与逻 辑控制处理器的输入端连接；其中所述的多组中的DAC阵列的输入端互连，该逻辑控制处理器的控制输出端连 接至多组中的DAC阵列的控制输入端。其中多组采样判决电路的个数为2B-1，B为多比特串行转换的位数。其中DAC阵列是电荷式重新分布DAC阵列。其中逻辑控制处理器在每个逻辑控制周期发出多比特控制信号，根据多组比较器 的比较结果输出相应位的转换结果。该逐次逼近模数转换器的工作周期符合如下公式T = (\ + —)CLK
B其中，N为逐次逼近模数转换器的精度，CLK为逐次逼近模数转换器时钟周期。
为进一步说明本发明的内容及特点，以下结合附图及实施例对本发明做一详细描 述，其中图1为本发明的结构示意图，其中B = 2 ；图2为B = 2时多比特串行转换逐次逼近模数转换器的时序示意图。
具体实施例方式请参阅图1所示，本发明提供一种基于多比特串行转换的逐次逼近模数转换器， 包括一逻辑控制处理器10 ；多组串接的DAC阵列20及比较器30组成采样判决电路，该每一组比较器30的输 出端与逻辑控制处理器10的输入端连接，所述多组采样判决电路的个数为2B-1，B为多比 特串行转换的位数。
所述DAC阵列20是电荷式重新分布DAC阵列，所述电荷式重新分布DAC阵列包括 N路由二进制加权的电容和开关组成的支路、1路由一个与LSB电容等值的电容和开关组成 支路，每一个支路在逻辑控制处理器10的控制下通过开启或者关断开关对相应支路的电 容进行充电和放电，由电荷式重新分布DAC阵列输出需要进行比较的信号。所述的比较器由动态比较器和失调电压校准电路组成，动态比较器由动态锁存器 实现，失调电压校准电路是通过调节输入晶体管的衬底偏置电压消除动态锁存器的失调电 压，既可以保证较低的功耗又可以保证较高的精度；其中所述的多组中的DAC阵列20的输入端互连，该逻辑控制处理器10的控制输 出端连接至多组中的DAC阵列20的控制输入端。所述逻辑控制处理器10在每个逻辑控制周期发出多比特控制信号，根据多组比 较器30的比较结果输出相应位的转换结果。该逐次逼近模数转换器的工作周期符合如下公式
权利要求
1.一种基于多比特串行转换的逐次逼近模数转换器，包括一个逻辑控制处理器；多组串接的DAC阵列及比较器组成采样判决电路，该每一组比较器的输出端与逻辑控 制处理器的输入端连接；其中所述的多组中的DAC阵列的输入端互连，该逻辑控制处理器的控制输出端连接至 多组中的DAC阵列的控制输入端。
2.据权利要求1所述的基于多比特串行转换的逐次逼近模数转换器，其中多组采样判 决电路的个数为2B-1，B为多比特串行转换的位数。
3.据权利要求1所述的基于多比特串行转换的逐次逼近模数转换器，其中DAC阵列是 电荷式重新分布DAC阵列。
4.根据权利要求2所述的基于多比特串行转换的逐次逼近模数转换器，其中逻辑控制 处理器在每个逻辑控制周期发出多比特控制信号，根据多组比较器的比较结果输出相应位 的转换结果。
5.根据权利1所述的基于多比特串行转换的逐次逼近模数转换器，该逐次逼近模数转 换器的工作周期符合如下公式T = (\ + ^)CLK其中，N为逐次逼近模数转换器的精度，CLK为逐次逼近模数转换器时钟周期。
全文摘要
本发明提供一种基于多比特串行转换的逐次逼近模数转换器，包括一个逻辑控制处理器；多组串接的DAC阵列及比较器组成采样判决电路，该每一组比较器的输出端与逻辑控制处理器的输入端连接；其中所述的多组中的DAC阵列的输入端互连，该逻辑控制处理器的控制输出端连接至多组中的DAC阵列的控制输入端。其可克服逐次逼近模数转换器串行转换方式的不足，实现高速度逐次逼近模数转换器。
文档编号H03M1/38GK102118168SQ201110088088
公开日2011年7月6日 申请日期2011年4月8日 优先权日2011年4月8日
发明者刘爱荣, 石寅 申请人:中国科学院半导体研究所