专利名称：具有自我校准的延迟锁相回路系统及方法
技术领域：
本发明有关于一种延迟锁相回路系统，尤指一种具有自我校准(self-tracking) 的延迟锁相回路系统及方法。
背景技术：
请参照图1，图1为现有技术说明延迟锁相回路100的示意图。当延迟锁相回路 100在省电模式时，其包含的电路单元处于失能状态。请参照图2A和图2B，图2A为用于说明电容102在省电模式(省电信号CKE为逻辑低电位)期间漏电，导致控制电压控制延迟电路104的控制节点VCTRL的电位下降的示意图，图2B为用于说明当重新致能延迟锁相回路 100时，因为控制节点VCTRL的电位下降，导致延迟锁相回路100具有大的相位误差的示意图。如图2A所示，延迟锁相回路100在省电模式期间，电容102所储存的电能会渐渐地流失直到重新致能延迟锁相回路100为止。因此如图2B所示，当重新致能延迟锁相回路100 时，由于要对电容102漏电的部分(亦即控制节点VCTRL的电位下降的部分)重新充电，使得延迟锁相回路100具有大的相位误差。另外，请参照图2C，图2C为用于说明延迟锁相回路100的温度与延迟时间(delay time)的关系的示意图。如图2C所示，在省电模式期间延迟锁相回路100的温度会越来越低。当重新致能延迟锁相回路100时，此时延迟锁相回路100的延迟时间较延迟锁相回路100在正常操作温度T的延迟时间短。因此，在省电信号CKE由逻辑低电位改变至逻辑高电位(亦即新致能延迟锁相回路100)时，延迟锁相回路 100因为具有较短的延迟时间，而有大的相位误差。
发明内容
本发明的一实施例提供一种具有自我校准(self-tracking)的延迟锁相回路系统。该延迟锁相回路系统包含一时序控制器、一脉冲产生器、一或门、一输入缓冲器及一延迟锁相回路。该时序控制器用以周期性地输出一外部致能信号，及根据一省电信号的逻辑高电位失能；该脉冲产生器用以根据该省电信号的正缘，产生一脉冲；该或门具有一第一端，用以接收该省电信号，一第二端，耦接于该时序控制器，用以接收该外部致能信号，一第三端，耦接于该脉冲产生器，用以接收该脉冲，及一输出端，用以输出一致能信号；该输入缓冲器用以接收一外部频率，并输出一调整过的频率；及延迟锁相回路(delay lockloops, DLL)耦接于该或门和该输入缓冲器，用以接收该调整过的频率和该致能信号，该延迟锁相回路包含一电压控制延迟电路，用以同步该调整过的频率的相位和该延迟锁相回路输出频率的相位，以及根据该致能信号，重新致能该延迟锁相回路。本发明的另一实施例提供一种延迟锁相回路系统的自我校准的方法。该方法包含一时序控制器周期性地输出一外部致能信号；根据一省电信号的逻辑高电位，失能该时序控制器，及一脉冲产生器根据该省电信号的正缘，产生一脉冲；根据该省电信号、该外部致能信号与该脉冲，产生一致能信号；及根据该致能信号，重新致能一延迟锁相回路。本发明的另一实施例一种延迟锁相回路系统的自我校准的方法。该方法包含一
3时序控制器接收一外部致能信号；根据一预定频率，该时序控制器启动周期性的输出该外部致能信号；根据一省电信号的逻辑高电位，失能该时序控制器，及一脉冲产生器根据该省电信号的正缘，产生一脉冲；根据该省电信号、该外部致能信号与该脉冲，产生一致能信号； 及根据该致能信号，重新致能一延迟锁相回路。本发明提供一种具有自我校准的延迟锁相回路系统与其方法，利用一或门根据一省电信号、一脉冲与一外部致能信号，在该省电信号为一逻辑低电位期间输出一致能信号， 然后一延迟锁相回路根据该致能信号，重新致能该延迟锁相回路本身。如此，由于该延迟锁相回路的电容漏电的部分较少，使得该延迟锁相回路具有较小的相位误差。另外，由于该或门根据该省电信号、该脉冲和该外部致能信号，输出该致能信号以致能该延迟锁相回路，所以该延迟锁相回路在该逻辑低电位期间依然对当下的环境温度做追踪。如此，当重新致能该延迟锁相回路时，该延迟锁相回路的延迟时间和该延迟锁相回路在正常操作温度的延迟时间之间的差异较小，使得该延迟锁相回路有较小的相位误差。
图1为现有技术说明延迟锁相回路的示意图；图2A为用于说明电容在省电模式期间漏电，导致控制电压控制延迟电路的控制节点的电位下降的示意图；图2B为用于说明当重新致能延迟锁相回路时，因为控制节点的电位下降，导致延迟锁相回路具有大的相位误差的示意图；图2C为用于说明延迟锁相回路的温度与延迟时间的关系的示意图；图3为本发明的一实施例说明具有自我校准的延迟锁相回路系统的示意图；图4为用于说明省电信号、脉冲、外部致能信号及致能信号的时序的示意图；图5A为用于说明在省电信号为逻辑低电位期间，根据图4的致能信号，重新对电容充电的示意图；图5B为用于说明致能延迟锁相回路在省电信号由逻辑低电位改变至逻辑高电位后，具有较小的相位误差的示意图；图6为本发明的另一实施例说明具有自我校准的延迟锁相回路系统的示意图；图7为本发明的另一实施例说明具有自我校准的延迟锁相回路系统的示意图；图8为本发明的另一实施例说明具有自我校准的延迟锁相回路系统的示意图；图9为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图；图10为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图；图11为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图；图12为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图。其中，附图标记300、600、700、800 延迟锁相回路系统
302 时序控制器 303脉冲产生器 304 或门306输入缓冲器100、308 延迟锁相回路104 电压控制延迟电路102 电容T正常操作温度VCTRL控制节点DLLEN外部致能信号CKE 省电信号CKEP 脉冲EXT_CLK 外部频率XCLK调整过的频率CLK_0UT 输出频率EN致能信号900 至 908、1000 至 1008、1100 至 1110、步骤1200 至 1210
具体实施例方式请参照图3，图3为本发明的一实施例说明具有自我校准(self-tracking)的延迟锁相回路系统300的示意图。延迟锁相回路系统300包含一时序控制器302、一脉冲产生器303、一或门304、一输入缓冲器306及一延迟锁相回路308。时序控制器302用以周期性地输出一外部致能信号DLLEN，及根据一省电信号CKE的逻辑高电位失能。脉冲产生器303用以根据该省电信号的正缘，产生一脉冲CKEP ；或门304具有一第一端，用以接收省电信号CKE，一第二端，耦接于时序控制器302，用以接收外部致能信号DLLEN，一第三端，耦接于脉冲产生器303，用以接收脉冲CKEP，及一输出端，用以输出一致能信号EN。输入缓冲器306用以接收一外部频率EXT_CLK，并输出一调整过的频率)(CLK。延迟锁相回路(delay lock loop, DLL)308耦接于或门304和输入缓冲器306，用以接收调整过的频率)(CLK和致能信号EN。延迟锁相回路308的电压控制延迟电路104用以同步调整过的频率)(CLK的相位和延迟锁相回路308的输出频率CLK_0UT的相位，以及延迟锁相回路308根据致能信号 EN,重新致能延迟锁相回路308本身。请参照图4，图4为用于说明省电信号CKE、脉冲CKEP、外部致能信号DLLEN及致能信号EN的时序的示意图。当省电信号CKE为逻辑低电位时，延迟锁相回路308处于失能状态，亦即进入省电模式。而或门304根据省电信号CKE、脉冲CKEP和外部致能信号DLLEN， 输出致能信号EN。因此如图4所示，省电信号CKE在逻辑低电位期间，或门304仍会根据省电信号CKE、脉冲CKEP和外部致能信号DLLEN，输出致能信号EN。而延迟锁相回路308在省电信号CKE为逻辑低电位期间，可根据致能信号EN，重新致能延迟锁相回路308本身。另外，如图4所示，时序控制器302会根据省电信号CKE的逻辑高电位而失能，此时时序控制器302不会输出外部致能信号DLLEN。请参照图5A和图5B，图5A为用于说明在省电信号CKE为逻辑低电位期间，根据图 4的致能信号EN，重新对电容102充电的示意图，图5B为用于说明在省电信号CKE由逻辑低电位改变至逻辑高电位后致能延迟锁相回路308，具有较小的相位误差的示意图。如图5A 所示，在省电信号CKE为逻辑低电位期间，由于或门304根据省电信号CKE和外部致能信号 DLLEN，输出致能信号EN以致能延迟锁相回路308，所以延迟锁相回路308的电容102仍然被短暂性地充电。因此如图5B所示，在省电信号CKE由逻辑低电位改变至逻辑高电位后， 虽然仍然要对电容102漏电的部分(亦即控制节点VCTRL的电位下降的部分)重新充电， 但由于电容102漏电的部分较少，使得延迟锁相回路308具有较小的相位误差。另外，由于或门304根据省电信号CKE和外部致能信号DLLEN，输出致能信号EN以致能延迟锁相回路 308，所以延迟锁相回路308在省电信号CKE的逻辑低电位期间依然对当下的环境温度做追踪。如此，延迟锁相回路308的延迟时间和延迟锁相回路308在正常操作温度T的延迟时间之间的差异较小，使得延迟锁相回路308有较小的相位误差。请参照图6，图6为本发明的另一实施例说明具有自我校准(self-tracking)的延迟锁相回路系统600的示意图。延迟锁相回路系统600和延迟锁相回路系统300的差别在于延迟锁相回路系统600的输入缓冲器306另耦接于或门304，用以接收致能信号EN。因此，在省电信号CKE为逻辑低电位期间，由于或门304根据省电信号CKE和外部致能信号 DLLEN,输出致能信号EN，所以输入缓冲器306亦被短暂性地致能。另外，延迟锁相回路系统 600的其余操作原理皆和延迟锁相回路系统300相同，在此不再赘述。请参照图7，图7为本发明的另一实施例说明具有自我校准(self-tracking)的延迟锁相回路系统700的示意图。延迟锁相回路系统700和延迟锁相回路系统300的差别在于延迟锁相回路系统700的时序控制器302用以接收外部致能信号DLLEN，且根据时序控制器302内部的一预定频率CK，输出外部致能信号DLLEN，DLLEN与CK有相同的周期。另外， 延迟锁相回路系统700的其余操作原理皆和延迟锁相回路系统300相同，在此不再赘述。请参照图8，图8为本发明的另一实施例说明具有自我校准(self-tracking)的延迟锁相回路系统800的示意图。延迟锁相回路系统800和延迟锁相回路系统600的差别在于延迟锁相回路系统800的时序控制器302用以接收外部致能信号DLLEN，且根据预定频率 CK，输出外部致能信号DLLEN，DLLEN与CK有相同的周期。另外，延迟锁相回路系统800的其余操作原理皆和延迟锁相回路系统600相同，在此不再赘述。请参照图9，图9为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图。图9的方法藉由图3所示的延迟锁相回路系统300说明，其步骤详述如下步骤900:开始；步骤902 时序控制器302周期性地输出外部致能信号DLLEN ；步骤903 根据省电信号CKE的正缘，脉冲产生器303产生脉冲CKEP，及根据省电信号CKE的逻辑高电位，失能时序控制器302 ；步骤904 或门304根据省电信号CKE、脉冲CKEP与外部致能信号DLLEN，产生致能信号EN ；步骤906 延迟锁相回路308根据致能信号EN，重新致能延迟锁相回路308本身；步骤908:结束。在步骤906中，延迟锁相回路308在省电信号CKE为逻辑低电位期间，仍会根据致能信号EN，重新致能延迟锁相回路308本身。因此，在省电信号CKE由逻辑低电位改变至逻辑高电位后，由于电容102漏电的部分较少，使得致能延迟锁相回路308具有较小的相位误差。请参照图10，图10为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图。图10的方法藉由图6所示的延迟锁相回路系统600说明，其步骤详述如下步骤1000 开始；步骤1002 时序控制器302周期性地输出外部致能信号DLLEN ；步骤1003 根据省电信号CKE的正缘，脉冲产生器303产生脉冲CKEP，及根据省电信号CKE的逻辑高电位，失能时序控制器302 ；步骤1004 或门304根据省电信号CKE、脉冲CKEP与外部致能信号DLLEN，产生致
能信号EN ；步骤1006 延迟锁相回路308与输入缓冲器306根据致能信号EN，重新致能延迟锁相回路308与输入缓冲器306本身；步骤1008 结束。图10的方法和图9的方法差别在于步骤1006为延迟锁相回路308与输入缓冲器 306根据致能信号EN，重新致能延迟锁相回路308与输入缓冲器306本身。另外，图10的方法的其余操作原理皆和图9的方法相同，在此不再赘述。请参照图11，图11为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图。图11的方法藉由图7所示的延迟锁相回路系统700说明，其步骤详述如下步骤1100:开始；步骤1102 时序控制器302接收外部致能信号DLLEN ；步骤1104 时序控制器302根据预定频率CK，输出外部致能信号DLLEN ；步骤1105 根据省电信号CKE的正缘，脉冲产生器303产生脉冲CKEP，及根据省电信号CKE的逻辑高电位，失能时序控制器302 ；步骤1106 或门304根据省电信号CKE、脉冲CKEP与外部致能信号DLLEN，产生致
能信号EN ；步骤1108 延迟锁相回路308根据致能信号EN，重新致能延迟锁相回路308本身；步骤1110:结束。在步骤1104，时序控制器302根据预定频率CK，输出外部致能信号DLLEN至或门 304。另外，图11的方法的其余操作原理皆和图9的方法相同，在此不再赘述。请参照图12，图12为本发明的另一实施例说明一种延迟锁相回路系统的自我校准的方法的流程图。图12的方法藉由图8所示的延迟锁相回路系统800说明，其步骤详述如下步骤1200:开始；步骤1202 时序控制器302接收外部致能信号DLLEN ；步骤1204 时序控制器302根据预定频率CK，输出外部致能信号DLLEN ；步骤1205 根据省电信号CKE的正缘，脉冲产生器303产生脉冲CKEP，及根据省电信号CKE的逻辑高电位，失能时序控制器302 ；
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步骤1206 或门304根据省电信号CKE、脉冲CKEP与外部致能信号DLLEN，产生致
能信号EN ；步骤1208 延迟锁相回路308与输入缓冲器306根据致能信号EN，重新致能延迟锁相回路308与输入缓冲器306本身；步骤1210 结束。图12的方法和图11的方法差别在于步骤1208为延迟锁相回路308与输入缓冲器306根据致能信号EN，重新致能延迟锁相回路308与输入缓冲器306本身。另外，图12 的方法的其余操作原理皆和图11的方法相同，在此不再赘述。综上所述，本发明所提供的具有自我校准的延迟锁相回路系统与其方法，利用或门根据省电信号、脉冲与外部致能信号，在省电信号为逻辑低电位期间输出致能信号，然后延迟锁相回路根据致能信号，重新致能延迟锁相回路本身。如此，由于延迟锁相回路的电容漏电的部分(亦即控制节点的电位下降的部分)较少，使得延迟锁相回路具有较小的相位误差。另外，由于或门根据省电信号、脉冲和外部致能信号，输出致能信号以致能延迟锁相回路，所以延迟锁相回路在省电信号的逻辑低电位期间依然对当下的环境温度做追踪。如此，当重新致能延迟锁相回路时，此时延迟锁相回路的延迟时间和延迟锁相回路在正常操作温度的延迟时间的间的差异较小，使得延迟锁相回路具有较小的相位误差。以上所述仅为本发明的较佳实施例，凡依本发明权利要求保护范围所做的均等变化与修改，皆应属本发明的涵盖范围。
权利要求
1.一种具有自我校准的延迟锁相回路系统，其特征在于，包含一时序控制器，用以周期性地输出一外部致能信号，及根据一省电信号的逻辑高电位失能；一脉冲产生器，用以根据该省电信号的正缘，产生一脉冲；一或门，具有一第一端，用以接收该省电信号，一第二端，耦接于该时序控制器，用以接收该外部致能信号，一第三端，耦接于该脉冲产生器，用以接收该脉冲，及一输出端，用以输出一致能信号；一输入缓冲器，用以接收一外部频率，并输出一调整过的频率；及一延迟锁相回路，耦接于该或门和该输入缓冲器，用以接收该调整过的频率和该致能信号，该延迟锁相回路包含一电压控制延迟电路，用以同步该调整过的频率的相位和该延迟锁相回路输出频率的相位，以及根据该致能信号，重新致能该延迟锁相回路。
2.如权利要求1所述的延迟锁相回路系统，其特征在于，该输入缓冲器另耦接于该或门，用以接收该致能信号。
3.如权利要求1所述的延迟锁相回路系统，其特征在于，该时序控制器用以接收该外部致能信号，且根据一预定频率，输出该外部致能信号。
4.一种延迟锁相回路系统的自我校准的方法，其特征在于，包含 一时序控制器周期性地输出一外部致能信号；根据一省电信号的逻辑高电位，失能该时序控制器，及一脉冲产生器根据该省电信号的正缘，产生一脉冲；根据该省电信号、该外部致能信号与该脉冲，产生一致能信号；及根据该致能信号，重新致能一延迟锁相回路。
5.如权利要求4所述的延迟锁相回路系统的自我校准的方法，其特征在于，另包含 根据该致能信号，重新致能该延迟锁相回路与一输入缓冲器。
6.一种延迟锁相回路系统的自我校准的方法，其特征在于，包含 一时序控制器接收一外部致能信号；根据一预定频率，该时序控制器输出该外部致能信号；根据一省电信号的逻辑高电位，失能该时序控制器，及一脉冲产生器根据该省电信号的正缘，产生一脉冲；根据该省电信号、该外部致能信号与该脉冲，产生一致能信号；及根据该致能信号，重新致能一延迟锁相回路。
7.如权利要求6所述的延迟锁相回路系统的自我校准的方法，其特征在于，另包含 根据该致能信号，重新致能该延迟锁相回路与一输入缓冲器。
全文摘要
本发明公开了一种具有自我校准的延迟锁相回路系统及方法，该系统包含一时序控制器、一或门、一输入缓冲器、一脉冲产生器及一延迟锁相回路。该时序控制器用以在一省电信号的逻辑低电位期间周期性地输出一外部致能信号及根据该省电信号的逻辑高电位失能；该脉冲产生器用以根据该省电信号的正缘，产生一脉冲；该或门耦接于该时序控制器，用以接收该省电信号、该脉冲及该外部致能信号，并据以输出一致能信号；该延迟锁相回路耦接于该或门和该输入缓冲器，用以根据该致能信号，重新致能该延迟锁相回路本身。
文档编号H03L7/06GK102347759SQ201110153690
公开日2012年2月8日 申请日期2011年6月3日 优先权日2011年4月7日
发明者夏浚, 张峰嘉, 袁德铭, 邓匡复 申请人:钰创科技股份有限公司