专利名称：用于亚阈值电路的d触发器电路结构的制作方法
技术领域：
本发明所涉及的是一种数字集成电路领域的基本电路单元，尤其是涉及在亚阈值条件下的极低功耗电路的D触发器的电路结构。
背景技术：
无线传感器网络(Wireless Sensor Network，WSN)是当前在国际上备受关注的研究领域，它综合了传感器技术、嵌入式计算技术、分布式信息处理技术和无线通讯技术等， 通过大量的、具有微处理能力的微型传感器节点组成的网络来协同地实时监测、感知和采集网络覆盖区域中各种环境或监测对象的信息，对其进行处理，这些处理后的信息通过无线方式被发送，并以自组多跳的网络方式传送到用户终端，以供给观察者利用和分析。但是，目前无论在军事领域、工业界还是学术界，无线传感器网络尚未得到广泛应用的一个重要原因是其自身的能量管理问题。相比于传统Ad Hoc网络，无线传感器网络有着更为迫切的能量管理需求。由于电池的容量有限，系统节点中的处理器需要具有极低的功耗才能延长节点的寿命。针对这一问题，一种解决方案是为无线传感网络的节点设计亚阈值超低能耗的微处理器，将节点的能量消耗降到最低，从而延长节点的寿命。所谓亚阈值电路，是指电路的工作电压在晶体管的阈值附近或以下。因为在数字电路中电路功耗与工作电压的平方成正比，所以亚阈值电路可以有效地降低电路的功耗以及能耗。亚阈值电路的设计有一套完整的方法和流程，要求基于中芯国际(SMIC)O. 18μπι 工艺库设计了一套比较完整的亚阈值电路单元库。其中大部分组合逻辑单元的最低工作电压能够达到0. 21伏特以下(Volt，简称V)，而D触发器的最低工作电压却较高，致使用这套亚阈值库搭成的电路最低工作电压也不能降低至0.21伏特以下，因此D触发器的设计成了亚阈值电路设计的瓶颈。其中所述最低工作电压的定义是在一定的温度范围内(_40°C至 IOO0C )和所有的工艺角下电路具有正确的逻辑功能的供电电压的最小值。D触发器是数字电路的一个重要的基本单元，是一种由交叉耦合的门构成的双稳态元件，被广泛应用于时序电路中，用于保存数据，并在时钟沿输出，从而实现复杂电路的同步。另外，在组合逻辑电路，比如算术逻辑单元中，D触发器也用于实现电路的流水，从而提高电路的性能。D触发器的结构很多，为了实现所要求的0.21V以下能够正常工作的要求，对现有技术中一些结构进行了仿真，包括SAFF (Sense-Amplifier based flip-flop)， 中芯国际(SMIC)O. 18 μ m标准库单元提供的D触发器电路结构，TGMS(Transmission Gate Master Slave)，PowerPC 603的D触发器电路结构等。其中SAFF结构在0. 3V电压下失效，中芯国际(SMIC)O. 18 μ m标准库单元提供的D触发器在0. 25V电压下也失效，TGMS结构虽然能够给在一个较低的工作电压下工作，但是它会受时钟的重叠的影响，导致时序紊乱，PowerPC 603D触发器电路结构的延迟较大。此外，现有技术中还包括mC2M0S (modified Clocked CMOS)触发器结构，其为一种改进的C2MOS(Clocked CMOS)结构，图1是现有技术中的HiC2MOS触发器结构图，mC2M0S触发器结构是典型的静态主从结构触发器，它对时钟的重叠不明感，同时相对于C2MOS和PowerPC 603结构，电路延迟有所改进。然而，现有技术的HiC2MOS结构依然存在问题首先，现有的mC2M0S触发器结构直接作为亚阈值电路的效果并不理想，在该结构时钟通过从级第一类钟控互补单元中第四PMOS管和第三NMOS中的电容结构，影响输出端口，使输出端在时钟翻转的影响，产生毛刺，影响后续电路的信号完整性， 这种影响在亚阈值设计中特别明显；其次，现有技术设计的mC2M0S的尺寸所得到的电路只能工作在一个较高的最低工作电压，最低工作电压均大于0. 25V，从而使得整个亚阈值电路必须在电源电压0. 25V以上工作，从而消耗较大的能量；最后，使用经典的方法设计mC2M0S 的尺寸也无法确保电路的性能的正确，因为工艺制造中的偏差和温度都会影响电路健壮性，仿真发现在一些工艺角和温度下，现有技术设计的mC2M0S结构的功能错误，影响电路正常工作。
发明内容
本发明的目的是提供一种基于mC2M0S触发器结构的、能够在0. 21V以下的工作电压条件下保持稳定性和健壮性的亚阈值D触发器电路结构。为解决上述技术问题，本发明提供一种用于亚阈值电路的D触发器电路结构，包括串联连接的结构相同的两个触发单元以及时钟信号控制单元，所述两个触发单元分别为主级触发单元和从级触发单元，其特征在于，所述主级触发单元包括串联连接的主级传输单元和主级反馈环路单元，所述主级传输单元包括主级第一类钟控互补单元，所述主级反馈环路单元由主级第二类钟控互补单元和主级反相器串联形成环路，所述主级第一类钟控互补单元的输入端作为主级输入端， 主级第一类钟控互补单元的输出端连接于所述主级第二类钟控互补单元和主级反相器相连的一端，所述主级第二类钟控互补单元和主级反相器相连的另一端作为主级输出端；所述从级触发单元包括串联连接的从级传输单元和从级反馈环路单元，所述从级传输单元包括从级第一类钟控互补单元，所述从级反馈环路单元由从级第二类钟控互补单元和从级反相器串联形成环路，所述从级第一类钟控互补单元的的输入端作为主级输入端，从级第一类钟控互补单元的输出端连接于所述从级第二类钟控互补单元和从级反相器相连的一端，所述从级第二类钟控互补单元和从级反相器相连的另一端作为从级输出端；所述时钟信号控制单元用于产生时钟信号，所述主级第一类钟控互补单元、从级第一类钟控互补单元、主级第二类钟控互补单元与从级第二类钟控互补单元均接收时钟信号。进一步的，主级传输单元和主级反馈环路单元连接于第一节点，从级传输单元和从级反馈环路单元连接于第二节点，所述主级触发单元和所述从级触发单元连接于第三节点，所述主级触发单元的输入端为第四节点，所述从级触发单元的输出端为第五节点。进一步的，所述主级第一类钟控互补单元、所述从级第一类钟控互补单元为CMOS 类型的反相器；其中所述主级第一类钟控互补单元包括第一 PMOS管，其栅极接入所述第四节点、源极接入外部电源；第二 PMOS管，其栅极接入时钟信号、漏极接所述第一节点、源极与所述第一 PMOS管的漏极相连；第一 NMOS管，其栅极接入时钟信号的反相信号、漏极接所述第一节点；第二NMOS管，其栅极接入所述第四节点、源极接地、漏极与所述第一NMOS管的源极相连；所述从级第一类钟控互补单元包括第三PMOS管，其栅极接所述第三节点、源极接入外部电源；第四PMOS管，其栅极接入时钟信号的反相信号、漏极接所述第二节点、源极与所述第三PMOS管的漏极相连；第三NMOS管，其栅极接入时钟信号、漏极接所述第二节点；第四NMOS管，其栅极接所述第三节点、源极接地、漏极与所述第三NMOS管的源极相连。进一步的，所述第一 PMOS管和所述第一 NMOS管的宽长比为4 6，所述第二 PMOS 管和所述第二 NMOS管的宽长比为4 6 ；所述第三PMOS管和所述第三NMOS管的宽长比为 4 6，所述第四PMOS管和所述第四NMOS管的宽长比为4 6。进一步的，所述第一 PMOS管和所述第二 PMOS管的宽长比为36 45，所述第一 NMOS管和所述第二 NMOS管的宽长比为7 9 ；所述第三PMOS管和所述第四PMOS管的宽长比为36 45，所述第三NMOS管和所述第四NMOS管的宽长比为7 9。进一步的，所述主级第二类钟控互补单元以及所述从级第二类钟控互补单元为 CMOS类型的反相器；其中所述主级第二类钟控互补单元包括第五PMOS管，其源极接入外部电源、栅极接所述第三节点；第六PMOS管，其栅极接入时钟信号的反相信号、源极与所述第五PMOS管的漏极相连、漏极接所述第一节点；第五NMOS管，其栅极接入时钟信号、源极接所述第一节点；第六NMOS管，其源极接地、漏极与所述第五NMOS管的源极相连、栅极接所述第三节点；所述主级第二类钟控互补单元包括第七PMOS管，其源极接入外部电源、栅极接所述第五节点；第八PMOS管，其栅极接入时钟信号、源极与所述第七PMOS管的漏极相连、漏极接所述第二节点；第七NMOS管，其栅极接入时钟信号的反相信号、漏极与所述第八PMOS 管的漏极相连；第八NMOS管，其源极接地、漏极与所述第七NMOS管的源极相连、栅极接第五节点。进一步的，所述第五PMOS管和所述第六PMOS管的宽长比为36 45，所述第五 NMOS管和所述第六NMOS管的宽长比为7 9 ；述第七PMOS管和所述第八PMOS管的宽长比为36 45，所述第七NMOS管和所述第八NMOS管的宽长比为7 9。进一步的，所述主级反相器和所述从级反相器为CMOS反相器；其中所述主级反相器包括第九PMOS管，其栅极接入第一节点、源极接外部电源、漏极接第三节点；第九NMOS 管，其栅极接入第一节点、漏极接第三节点、源极接地；所述主级反相器包括第十PMOS管， 其栅极接入第二节点、源极接外部电源、漏极接第五节点；第十NMOS管，其栅极接入第二节点、漏极接第五节点、源极接地。进一步的，所述第九PMOS管和所述第九NMOS管的宽长比为4 6，所述第十PMOS 管和所述第十NMOS管的宽长比为4 6。进一步的，所述第九PMOS管和所述第十PMOS管的宽长比为18 22，所述第九 NMOS管和第十NMOS管的宽长比为3. 6 4. 5。综上所述，与现有的电路结构相比，本发明电路具有如下优点(1)本发明所提出的亚阈值D触发器的结构，使用亚阈值的设计方法通过调整结构中每一个门中PMOS管和匪OS管的尺寸比调整在4 1到6 1之间，使电路有效地工作在亚阈值区，最低工作电压为0. 18V，而用经典方法所设计的HiC2MOS结构最低工作电压大于 0. 25V。(2)本发明所提出的亚阈值D触发器的结构，相比于HiC2MOS结构，在输出信号的稳定性上做了一定改进，在从级第一类钟控互补单元和输出端之间移入了从级反相器，消除了时钟与输出端之间的电容，使输出信号不受时钟快速翻转的影响，避免了毛刺的产生，降低功耗的的同时也确保亚阈值电路中内部信号的完整性。同时，在主级第一类钟控互补单元和第三节点P之间移入了主级反相器，使得所发明亚阈值D触发器的结构的内部信号稳定。(3)本发明所提出的亚阈值D触发器的结构，通过对电路尺寸的进一步调整，相比于现有技术增大了 NMOS管和PMOS管的宽长比，从而增大上拉电路的工作电流，确保了电路在各种工艺角和温度下能够正常工作，使得电路能够容忍工艺制造的偏差和温度的影响， 以确保电路的健壮性。
图1为现有技术中的HiC2MOS触发器的模块示意图。图2为本发明一实施例中用于亚阈值电路的D触发器电路结构的模块示意图。图3为本发明一实施例中用于亚阈值电路的D触发器电路结构的结构示意图。图4为本发明一实施例中用于亚阈值电路的D触发器电路结构改进前后输出电压的对比图一。图5为本发明一实施例中用于亚阈值电路的D触发器电路结构改进前后输出电压的对比图二。
具体实施例方式为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。图2为本发明一实施例中用于亚阈值电路的D触发器电路结构的模块示意图；图 3为本发明一实施例中用于亚阈值电路的D触发器电路结构的结构示意图；如图2和图3所示，本发明提供了一种用于亚阈值电路的D触发器电路结构，包括串联连接的结构相同的两个触发单元以及时钟信号控制单元，所述两个触发单元分别为主级触发单元100和从级触发单元200，其中所述主级触发单元100包括串联连接的主级传输单元101和主级反馈环路单元 102，所述从级触发单元200包括串联连接的从级传输单元201和从级反馈环路单元202。在本实施例中，所述主级传输单元101由主级第一类钟控互补单元IOla组成，所述主级反馈环路单元102由主级第二类钟控互补单元10 和主级反相器102b串联形成环路，所述主级第一类钟控互补单元IOla的一端作为主级输入端，主级第一类钟控互补单元 IOla的另一端连接于所述主级第二类钟控互补单元10 和主级反相器102b相连的一端， 所述主级第二类钟控互补单元10 和主级反相器102b相连的另一端作为主级输出端；所述从级传输单元201由从级第一类钟控互补单元201a组成，所述从级反馈环路单元202由从级第二类钟控互补单元20 和从级反相器202b串联形成环路，所述从级第一类钟控互补单元201a的一端作为从级输入端，从级第一类钟控互补单元201a的另一端连接于所述从级第二类钟控互补单元20 和从级反相器202b相连的一端，所述从级第二类钟控互补单元20 和从级反相器202b相连的另一端作为从级输出端。
所述时钟信号控制单元300，用于产生时钟信号，所述主级第一类钟控互补单元 101a、从级第一类钟控互补单元201a、主级第二类钟控互补单元10 与从级第二类钟控互补单元20 均接收相应时钟信号。其中，主级传输单元101和主级反馈环路单元102连接于第一节点A，从级传输单元201和从级反馈环路单元202连接于第二节点B，所述主级触发单元100和所述从级触发单元200连接于第三节点P，所述主级触发单元100的输入端为第四节点D，所述从级触发单元200的输出端为第五节点Q。所述D触发器电路结构在传统的mC2M0S结构上进行了调整，主级反相器102b和从级反相器202b分别移到主级反馈环路单元102和从级反馈环路单元202的输入到输出的数据通路上，从而将主级反馈环路单元102和从级反馈环路单元202输出端均与时钟信号分开，从而使主级第一类钟控互补单元IOla和从级第一类钟控互补单元201a中的时钟信号不再直接影响其输出端，图4为本发明一实施例中用于亚阈值电路的D触发器电路结构改进前后输出电压的对比图一，由图4可看出，通过在从级第一类钟控互补单元201a和输出端之间移入了从级反相器202b，消除了时钟与输出端之间的电容，使输出信号不受时钟快速翻转的影响，避免了 mC2M0S结构中时钟信号快速翻转对输出有影响，从而消除了输出结果的毛刺，使电路输出更加稳定。所述主级第一类钟控互补单元101a、所述从级第一类钟控互补单元201a、所述主级第二类钟控互补单元10 以及所述从级第二类钟控互补单元20 为CMOS类型的时钟控制反相器。在较佳的实施例中，所述主级第一类钟控互补单元IOla包括第一 PMOS管M0，其栅极接入所述第四节点D、源极接入外部电源；第二 PMOS管M1，其栅极接入时钟信号、漏极接所述第一节点A、源极与所述第一 PMOS管MO的漏极相连；第一 NMOS管M2，其栅极接入时钟信号的反相信号、漏极接所述第一节点A ；第二 NMOS管M3，其栅极接入所述第四节点D、 源极接地、漏极与所述第一 NMOS管M2的源极相连；所述从级第一类钟控互补单元201a包括第三PMOS管M10，其栅极接所述第三节点P、源极接入外部电源；第四PMOS管M11，其栅极接入时钟信号的反相信号CKB、漏极接所述第二节点B、源极与所述第三PMOS管MlO的漏极相连；第三NMOS管M12，其栅极接入时钟信号CK、漏极接所述第二节点B ；第四NMOS管M13，其栅极接所述第三节点P、源极接地、漏极与所述第三NMOS管Ml2的源极相连。其中，第一 PMOS管M0、第二 PMOS管Ml、第一 NMOS管M2、第二 NMOS管M3构成的主级第一类钟控互补单元101a，和由所述第三PMOS管M10、第四PMOS管Mil、第三NMOS管 M12、所述第四NMOS管M13构成的从级第一类钟控互补单元201a，由时钟控制并实现反相功能。在实际调整过程中，主级第一类钟控互补单元IOla和从级第一类钟控互补单元201a中 PMOS管与对应NMOS管的宽长比较佳的范围在4 6，即第一 PMOS管MO与第一 NMOS管M2、 第二 PMOS管Ml与第二匪OS管M3、第三PMOS管MlO与第三匪OS管M12以及第四PMOS管 Mll与所述第四NMOS管M13的宽长比较佳的范围在4 6，相比于现有技术中PMOS管与对应NMOS管的宽长比在2 1左右的设计能够达到0.25V的最低工作电压，本发明中的D触发器电路结构增大了上拉电路的工作电流，确保了电路在各种工艺角和温度下能够正常工作，使得电路能够容忍工艺制造的偏差和温度的影响，以确保电路的健壮性，从而能够达到低于0. 21V以下的最低工作电压，甚至达到0. 18V的最低工作电压。此外，在最佳的实施例中，所述第一 PMOS管MO和所述第二 PMOS管Ml的宽长比为36 45，所述第一匪OS管M2 和所述第二 NMOS管M3的宽长比为7 9 ；所述第三PMOS管MlO和所述第四PMOS管Mll的宽长比为36 45，所述第三NMOS管M12和所述第四NMOS管M13的宽长比为7 9，该范围能够增加电路稳定性，保持输出的准确性，从而经过对各PMOS管和NMOS管的尺寸调整， 使主级第一类钟控互补单元IOla和从级第一类钟控互补单元201a实现更小的最低工作电压，从而能够显著地降低本发明中D触发器电路结构的功耗。此外，所述主级第二类钟控互补单元10 包括第五PMOS管M4，其源极接入外部电源、栅极接所述第三节点P ；第六PMOS管M5,其栅极接入时钟信号的反相信号CKB、源极与所述第五PMOS管M4的漏极相连、漏极接所述第一节点A ；第五NMOS管M6，其栅极接入时钟信号CK、源极接所述第一节点A ；第六NMOS管M7，其源极接地、漏极与所述第五NMOS管M6 的源极相连、栅极接所述第三节点P ；所述从级第二类钟控互补单元20 包括第七PMOS 管M14，其源极接入外部电源、栅极接所述第五节点Q ；第八PMOS管M15，其栅极接入时钟信号、源极与所述第七PMOS管M14的漏极相连、漏极接所述第二节点B ；第七NMOS管M16，其栅极接入时钟信号的反相信号CKB、漏极与所述第八PMOS管M15的漏极相连；第八NMOS管 M17，其源极接地、漏极与所述第七NMOS管M14的源极相连、栅极接第五节点Q。其中，主级第二类钟控互补单元10 和从级第二类钟控互补单元20 由时钟控制并实现反相功能。在实际调整过程中，主级第二类钟控互补单元10 和从级第二类钟控互补单元20 中PMOS管与对应NMOS管的宽长比较佳的范围在4 6，即第五PMOS管M4 与第五匪OS管M6、第六PMOS管M5与第六匪OS管M7、第七PMOS管M14与第七匪OS管M16 以及第八PMOS管M15与第八NMOS管M17的宽长比较佳的范围在4 6，相比于现有技术中 PMOS管与对应NMOS管的宽长比在2 1左右的设计能够达到0.25V的最低工作电压，本发明中的D触发器电路结构增大了上拉电路的工作电流，确保了电路在各种工艺角和温度下能够正常工作，使得电路能够容忍工艺制造的偏差和温度的影响，以确保电路的健壮性， 从而能够达到低于0. 2IV以下的最低工作电压，甚至达到0. 18V的最低工作电压。此外，在最佳的实施例中，所述第一 PMOS管MO和所述第二 PMOS管Ml的宽长比为36 45，所述第一 NMOS管M2和所述第二 NMOS管M3的宽长比为7 9 ；所述第三PMOS管MlO和所述第四 PMOS管Mll的宽长比为36 45，所述第三NMOS管M12和所述第四NMOS管M13的宽长比为7 9，该范围能够增加电路稳定性，保持输出的准确性，从而经过对各PMOS管和NMOS管的尺寸调整，使主级第二类钟控互补单元10 和从级第二类钟控互补单元20 实现更小的最低工作电压，从而能够显著地降低本发明中D触发器电路结构的功耗。所述主级反相器102b和所述从级反相器202b为CMOS反相器。在较佳的实施例中，所述主级反相器102b包括第九PMOS管M8，其栅极接入第一节点A、源极接外部电源、 漏极接第三节点P ；第九NMOS管M9，其栅极接入第一节点A、漏极接第三节点P、源极接地； 所述主级反相器包括第十PMOS管M18，其栅极接入第二节点B、源极接外部电源、漏极接第五节点Q ；第十NMOS管M19，其栅极接入第二节点B、漏极接第五节点Q、源极接地。主级反相器102b和所述从级反相器202b中的PMOS管与NMOS管的宽比值在4 6，第九PMOS管M8与第九NMOS管M9、第十PMOS管M18与第十NMOS管M19的宽长比为4 6，能够低于0. 21V以下的工作电压，甚至达到0. 18V的最低工作电压。所述第九PMOS管和所述第十PMOS管的宽长比为18 22，所述第九NMOS管和第十NMOS管的宽长比为3. 6 4. 5，能够增加电路稳定性，保持输出的准确性，从而经过对各PMOS管和NMOS管的尺寸调整，使主级第二类钟控互补单元10 和从级第二类钟控互补单元20 实现更小的最低工作电压，从而能够显著地降低本发明中D触发器电路结构的功耗。在最佳的实施例，D触发器电路结构中各个MOS管的宽长比如表一所示，通过对所有结构中PMOS管和NMOS管的尺寸的调整，同时相比于现有技术增大了 NMOS管和PMOS的宽长比，从而增大上拉电路的工作电流，确保了电路在各种工艺角和温度下能够正常工作。图5为本发明一实施例中用于亚阈值电路的D触发器电路结构的前后输出电压的对比图二。如图5所示，通过增大了 NMOS管和PMOS管的宽长比，增大上拉电路的工作电流，避免了使用传统设计方法的mC2M0S电路不能容忍工艺偏差和温度的影响的缺点，在同样0. 18V电源电压时，在sf工艺角，100°C温度条件下，其中Ql是调整前的功能失效，Q2是调整后的功能正确。而对mC2M0S结构进行仿真，发现当温度降低到0. 2V时，时钟的快速翻转对输出波形有较大影响，如图3中Ql所示，最坏情况下在输出端有66mV的毛刺，而这些毛刺可能会对后续电路的功耗以及性能造成影响。在同样的条件下进行仿真，输出端的毛刺有很大改进，如图3中Q2所示。表一
权利要求
1.一种用于亚阈值电路的D触发器电路结构，包括串联连接的结构相同的两个触发单元以及时钟信号控制单元，所述两个触发单元分别为主级触发单元和从级触发单元，其特征在于，所述主级触发单元包括串联连接的主级传输单元和主级反馈环路单元，所述主级传输单元包括主级第一类钟控互补单元，所述主级反馈环路单元由主级第二类钟控互补单元和主级反相器串联形成环路，所述主级第一类钟控互补单元的输入端作为主级输入端，主级第一类钟控互补单元的输出端连接于所述主级第二类钟控互补单元和主级反相器相连的一端，所述主级第二类钟控互补单元和主级反相器相连的另一端作为主级输出端；所述从级触发单元包括串联连接的从级传输单元和从级反馈环路单元，所述从级传输单元包括从级第一类钟控互补单元，所述从级反馈环路单元由从级第二类钟控互补单元和从级反相器串联形成环路，所述从级第一类钟控互补单元的的输入端作为主级输入端，从级第一类钟控互补单元的输出端连接于所述从级第二类钟控互补单元和从级反相器相连的一端，所述从级第二类钟控互补单元和从级反相器相连的另一端作为从级输出端；所述时钟信号控制单元用于产生时钟信号，所述主级第一类钟控互补单元、从级第一类钟控互补单元、主级第二类钟控互补单元与从级第二类钟控互补单元均接收时钟信号。
2.如权利要求1所述的用于亚阈值电路的D触发器电路结构，其特征在于，主级传输单元和主级反馈环路单元连接于第一节点，从级传输单元和从级反馈环路单元连接于第二节点，所述主级触发单元和所述从级触发单元连接于第三节点，所述主级触发单元的输入端为第四节点，所述从级触发单元的输出端为第五节点。
3.如权利要求2所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述主级第一类钟控互补单元、所述从级第一类钟控互补单元为CMOS类型的反相器；其中所述主级第一类钟控互补单元包括 第一 PMOS管，其栅极接入所述第四节点、源极接入外部电源； 第二 PMOS管，其栅极接入时钟信号、漏极接所述第一节点、源极与所述第一 PMOS管的漏极相连；第一 NMOS管，其栅极接入时钟信号的反相信号、漏极接所述第一节点；第二 NMOS管，其栅极接入所述第四节点、源极接地、漏极与所述第一 NMOS管的源极相连；所述从级第一类钟控互补单元包括第三PMOS管，其栅极接所述第三节点、源极接入外部电源；第四PMOS管，其栅极接入时钟信号的反相信号、漏极接所述第二节点、源极与所述第三PMOS管的漏极相连；第三NMOS管，其栅极接入时钟信号、漏极接所述第二节点；第四NMOS管，其栅极接所述第三节点、源极接地、漏极与所述第三NMOS管的源极相连。
4.如权利要求3所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述第一 PMOS管和所述第一 NMOS管的宽长比为4 6，所述第二 PMOS管和所述第二 NMOS管的宽长比为4 6 ；所述第三PMOS管和所述第三NMOS管的宽长比为4 6，所述第四PMOS管和所述第四NMOS管的宽长比为4 6。
5.如权利要求3所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述第一PMOS管和所述第二 PMOS管的宽长比为36 45，所述第一 NMOS管和所述第二 NMOS管的宽长比为7 9 ；所述第三PMOS管和所述第四PMOS管的宽长比为36 45，所述第三NMOS管和所述第四NMOS管的宽长比为7 9。
6.如权利要求2所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述主级第二类钟控互补单元以及所述从级第二类钟控互补单元为CMOS类型的反相器；其中所述主级第二类钟控互补单元包括第五PMOS管，其源极接入外部电源、栅极接所述第三节点；第六PMOS管，其栅极接入时钟信号的反相信号、源极与所述第五PMOS管的漏极相连、 漏极接所述第一节点；第五NMOS管，其栅极接入时钟信号、源极接所述第一节点；第六NMOS管，其源极接地、漏极与所述第五NMOS管的源极相连、栅极接所述第三节 所述主级第二类钟控互补单元包括第七PMOS管，其源极接入外部电源、栅极接所述第五节点；第八PMOS管，其栅极接入时钟信号、源极与所述第七PMOS管的漏极相连、漏极接所述第二节点；第七NMOS管，其栅极接入时钟信号的反相信号、漏极与所述第八PMOS管的漏极相连； 第八NMOS管，其源极接地、漏极与所述第七NMOS管的源极相连、栅极接第五节点。
7.如权利要求6所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述第五 PMOS管和所述第六PMOS管的宽长比为36 45，所述第五NMOS管和所述第六NMOS管的宽长比为7 9 ；述第七PMOS管和所述第八PMOS管的宽长比为36 45，所述第七NMOS管和所述第八NMOS管的宽长比为7 9。
8.如权利要求2所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述主级反相器和所述从级反相器为CMOS反相器；其中所述主级反相器包括第九PMOS管，其栅极接入第一节点、源极接外部电源、漏极接第三节点； 第九NMOS管，其栅极接入第一节点、漏极接第三节点、源极接地； 所述主级反相器包括第十PMOS管，其栅极接入第二节点、源极接外部电源、漏极接第五节点； 第十NMOS管，其栅极接入第二节点、漏极接第五节点、源极接地。
9.如权利要求8所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述第九 PMOS管和所述第九NMOS管的宽长比为4 6，所述第十PMOS管和所述第十NMOS管的宽长比为4 6。
10.如权利要求8所述的用于亚阈值电路的D触发器电路结构，其特征在于，所述第九 PMOS管和所述第十PMOS管的宽长比为18 22，所述第九NMOS管和第十NMOS管的宽长比为 3. 6 4. 5。
全文摘要
本发明提供一种用于亚阈值电路的D触发器电路结构，在传统的mC2MOS结构上进行了调整，主级反相器和从级反相器分别移到主级反馈环路单元和从级反馈环路单元的输入到输出的数据通路上，从而将主级反馈环路单元和从级反馈环路单元输出端均与时钟信号分开，从而使主级第一类钟控互补单元和从级第一类钟控互补单元中的时钟信号不再直接影响其输出端从而消除了输出结果的毛刺，使电路输出更加稳定；同时，通过增大了NMOS管和PMOS管的宽长比，增大上拉电路的工作电流，避免了工艺偏差和温度的影响的缺点。
文档编号H03K3/011GK102545837SQ20121002475
公开日2012年7月4日 申请日期2012年2月3日 优先权日2012年2月3日
发明者何卫锋, 毛志刚, 金威, 鲁晟 申请人:上海交通大学