专利名称：利用cpld实现dsp中断复用的装置的制作方法
技术领域：
本发明涉及DSP芯片的中断引脚复用技术，具体是一种利用CPLD实现DSP中断复
用的装置。
背景技术：
DSP芯片(数字信号处理器)因其具有强大的控制功能及外部接口功能而广泛应用于工业生产和社会生活的各个领域。以TI公司的TMS320系列DSP芯片为例，其单个芯片集成了 12路PWM控制信号和多路PWM输出信号，运算速度和运算能力极其强大，可完成当前所有高性能控制要求的运算。其外部接口功能也不断增强，集成有SPI、SCI通讯接口以及CAN总线网络接口等，完全适应了现代设备的通讯要求。同时其外部中断引脚数目也增加到了 3个，然而由于受芯片引脚密度的限制，DSP芯片的中断引脚数目不可能无限增大。因此，在采用DSP芯片设计电路时，若需要扩展外部中断，DSP芯片的中断引脚数目通常会不够用，为此通常采用中断引脚复用技术来实现外部中断的扩展。现有DSP芯片的中断引脚复用技术主要是指当DSP芯片的中断引脚数目不够用时，DSP芯片利用控制软件对外部中断源的相应引脚状态进行查询，然后DSP芯片根据查询到的引脚状态对外部中断源执行相应控制任务，由此实现外部中断的扩展。然而，由于现有DSP芯片的中断引脚复用技术采用的是查询外部中断源引脚状态的方法，其仅适用于实时性要求不高的外部中断，而并不适用于实时性要求较高的外部中断，具体而言，采用查询外部中断源引脚状态的方法无法及时处理实时性要求较高的外部中断，导致现有DSP芯片的中断引脚复用技术存在实时性差的问题。基于此，有必要发明一种全新的DSP芯片的中断引脚复用技术，以解决现有DSP芯片的中断引脚复用技术无法及时处理实时性要求较高的外部中断、以及实时性差的问题。
发明内容
本发明为了解决现有DSP芯片的中断引脚复用技术无法及时处理实时性要求较高的外部中断、以及实时性差的问题，提供了一种利用CPLD实现DSP中断复用的装置。本发明是采用如下技术方案实现的利用CPLD实现DSP中断复用的装置，包括CPLD电路；所述CPLD电路包括D触发器、计数器、分频器、第一-第二与门、以及第一-第三非门；其中，第一与门的两个输入端分别构成CPLD电路的第一信号输入端和第二信号输入端；第一与门的输出端连接第一非门的输入端；第一非门的输出端连接D触发器的时钟输入端；D触发器的输出端连接第二非门的输入端；第二非门的输出端连接计数器的异步清除端；第二非门的输出端构成CPLD电路的第一信号输出端；分频器的时钟输入端构成CPLD电路的第三信号输入端；分频器的输出端连接计数器的加计数时钟输入端；计数器的输出端连接第三非门的输入端；第三非门的输出端连接D触发器的复位端；第二与门的一个输入端构成CPLD电路的第四信号输入端和第三信号输出端；第二与门的另一个输入端连接第二非门的输出端；第二与门的输出端构成CPLD电路的第二信号输出端。工作时,CPLD电路的第一信号输入端、第二信号输入端、第四信号输入端分别连接多个外部中断源。例如，CPLD电路的第一信号输入端、第二信号输入端分别连接两路硬件过流保护控制信号。CPLD电路的第四信号输入端连接现场总线通讯控制信号。CPLD电路的第三信号输入端连接DSP芯片的时钟输出引脚。CPLD电路的第一信号输出端、第三信号输出端分别连接DSP芯片的两个I/O引脚。CPLD电路的第二信号输出端连接DSP芯片的外部中断引脚。具体工作过程如下当两路硬件过流保护控制信号中有一路变为低电平时，D触发器的时钟输入端变为高电平，D触发器的输出端变为低电平，计数器的异步清除端变为高电平，计数器由此启动并开始计数。与此同时，CPLD电路的第二信号输出端变为高电平，触发DSP芯片的外部中断引脚，DSP芯片开始处理外部中断(即开始执行硬件过流保护控制任务)。待外部中断处理完毕(即计数器的计数时间到)，计数器的输出端变为低电平，D触发器的复位端变为高电平，D触发器的输出端变为高电平，CPLD电路的第二信号输出端变为低电平，DSP芯片的外部中断引脚复位，DSP芯片停止处理外部中断(即停止执行硬件过流保护控制任务)。当现场总线通讯控制信号变为高电平时，CPLD电路的第二信号输出端变为高电平，触发DSP芯片的外部中断引脚，DSP芯片开始处理外部中断(即开始执行现场总线通讯控制任务)。待外部中断处理完毕，DSP芯片的外部中断引脚自动复位，DSP芯片停止处理外部中断(即停止执行现场总线通讯控制任务)。在此过程中，计数器的计数时间设定为中断程序的执行时间，通过分频器和计数器即可完成计数时间的设定。当DSP芯片的外部中断引脚被触发时，DSP芯片通过查询CPLD电路的第一信号输出端、第三信号输出端的状态来判断触发来自哪个外部中断源(其中，CPLD电路的第一信号输出端对应两路硬件过流保护控制信号，CPLD电路的第三信号输出端对应现场总线通讯控制信号)，由此选择相应的程序来处理相应的外部中断。基于上述过程，与现有DSP芯片的中断引脚复用技术相比，本发明所述的利用CPLD实现DSP中断复用的装置通过设计全新的CPLD电路，实现了DSP芯片的中断引脚复用，其摒弃了查询外部中断源引脚状态的方法，因而能够及时处理实时性要求较高的外部中断，并具有良好的实时性。本发明有效解决了现有DSP芯片的中断引脚复用技术无法及时处理实时性要求较高的外部中断、以及实时性差的问题，适用于处理实时性要求较高的外部中断。
图I是本发明的结构示意图。
具体实施例方式利用CPLD实现DSP中断复用的装置，包括CPLD电路；所述CPLD电路包括D触发器Tl、计数器T2、分频器T3、第一-第二与门D1-D2、以及第一-第三非门K1-K3 ；
其中，第一与门Dl的两个输入端分别构成CPLD电路的第一信号输入端INPUTl和第二信号输入端INPUT2 ;第一与门Dl的输出端连接第一非门Kl的输入端；第一非门Kl的输出端连接D触发器Tl的时钟输入端；D触发器Tl的输出端连接第二非门K2的输入端；第二非门K2的输出端连接计数器T2的异步清除端；第二非门K2的输出端构成CPLD电路的第一信号输出端OUTPUT I ；
分频器T3的时钟输入端构成CPLD电路的第三信号输入端INPUT3 ;分频器T3的输出端连接计数器T2的加计数时钟输入端；计数器T2的输出端连接第三非门K3的输入端；第三非门K3的输出端连接D触发器Tl的复位端；
第二与门D2的一个输入端构成CPLD电路的第四信号输入端INPUT4和第三信号输出端0UTPUT3 ;第二与门D2的另一个输入端连接第二非门 K2的输出端；第二与门D2的输出端构成CPLD电路的第二信号输出端0UTPUT2 ；
具体实施时，如图I所示，D触发器Tl采用7474双上升沿D触发器。计数器T2采用74193可预置4位二进制增/减计数器。DSP芯片采用TMS320LF2407A型DSP芯片。
权利要求
1.一种利用CPLD实现DSP中断复用的装置，其特征在于包括CPLD电路；所述CPLD电路包括D触发器(Tl)、计数器(T2)、分频器(T3)、第一-第二与门(D1-D2)、以及第一-第三非门(K1-K3)； 其中，第一与门(Dl)的两个输入端分别构成CPLD电路的第一信号输入端(INPUTl)和第二信号输入端(INPUT2);第一与门(Dl)的输出端连接第一非门(Kl)的输入端；第一非门(Kl)的输出端连接D触发器(Tl)的时钟输入端；D触发器(Tl)的输出端连接第二非门(K2)的输入端；第二非门(K2)的输出端连接计数器(T2)的异步清除端；第二非门(K2)的输出端构成CPLD电路的第一信号输出端(0UTPUT1)； 分频器(T3)的时钟输入端构成CPLD电路的第三信号输入端(INPUT3);分频器(T3)的输出端连接计数器(T2)的加计数时钟输入端；计数器(T2)的输出端连接第三非门(K3)的输入端；第三非门(K3)的输出端连接D触发器(Tl)的复位端； 第二与门(D2)的一个输入端构成CPLD电路的第四信号输入端(INPUT4)和第三信号输出端(0UTPUT3);第二与门(D2)的另一个输入端连接第二非门(K2)的输出端；第二与门(D2)的输出端构成CPLD电路的第二信号输出端(0UTPUT2)。
全文摘要
本发明涉及DSP芯片的中断引脚复用技术，具体是一种利用CPLD实现DSP中断复用的装置。本发明解决了现有DSP芯片的中断引脚复用技术无法及时处理实时性要求较高的外部中断、以及实时性差的问题。利用CPLD实现DSP中断复用的装置包括CPLD电路；所述CPLD电路包括D触发器、计数器、分频器、第一-第二与门、以及第一-第三非门；其中，第一与门的两个输入端分别构成CPLD电路的第一信号输入端和第二信号输入端；第一与门的输出端连接第一非门的输入端；第一非门的输出端连接D触发器的时钟输入端。本发明适用于处理实时性要求较高的外部中断。
文档编号H03K17/22GK102684659SQ201210162000
公开日2012年9月19日 申请日期2012年5月23日 优先权日2012年5月23日
发明者赵安定 申请人:永济新时速电机电器有限责任公司