专利名称：Ad转换电路和固体摄像装置的制作方法
技术领域：
本发明涉及AD转换电路和具有该AD转换电路的固体摄像装置。
背景技术：
作为现有技术的AD转换电路的一例，公知有图14所示的结构(例如參照Takayuki Toyama et al., “A 17.7Mpixel 120fps CMOS Image Sensor with 34.8Gb/sReadout,，，Sony, Kanagawa, Japan ISSCC2011/SESSI0N23/IMAGE SENSORS/23.11)。首先，对图14的AD转换电路的结构和动作进行说明。图14示出现有技术的单斜率型AD转换电路的结构。图14所示的AD转换电路由第I计数部1018、第2计数部1101、锁存部1108、比较部1109、缓存电路BUF构成。第I计数部1018将具有规定频率的时钟信号CLK作为计数时钟进行计数，输出ニ 进制的计数值DO D4。比较部1109具有被输入作为AD转换对象的模拟信号Signal和随着时间经过而减少的斜波Ramp的电压比较器C0MP，输出基于对模拟信号Signal和斜波Ramp进行比较后的结果的比较输出CO。在比较部1109中，生成与模拟信号Signal对应的时间间隔(时间轴方向的大小)。锁存部1108对从第I计数部1018输出的计数值DO D4的逻辑状态进行锁存。在本例中，锁存部1108由5比特的锁存电路D_0 D_4构成。对锁存电路D_0 D_4输入来自第I计数部1018的计数值DO D4。第2计数部1101将被输入从第I计数部1018输出的计数值DO D4中的与MSB比特对应的计数值D4的锁存电路D_4的输出Q4作为计数时钟，进行计数。在本例中，第2计数部1101由未图示的7比特的计数器电路构成。缓存电路BUF是对输入信号进行反转并输出的反转缓存电路。这里，为了易于理解后述本发明的实施方式的说明，使用反转缓存电路的结构。图15示出图14所示的AD转换电路的动作。下面，对现有技术的AD转换电路的动作进行说明。首先，在作为AD转换对象的模拟信号Signal的输入稳定后，随着时间经过而减少的斜波Ramp被提供给比较部1109的一个输入端子。比较部1109对斜波Ramp和模拟信号Signal进行比较。其间，第I计数部1018例如在递增计数模式下进行时钟信号CLK的计数，输出计数值DO D4。并且，第2计数部1101进行锁存部1108的锁存电路0_4的输出Q4的计数。比较部1109对斜波Ramp和模拟信号Signal进行比较，在双方的电压大致一致的定时(第I定时)，使比较输出CO反转。在缓存电路BUF中对比较输出CO进行缓存后，从缓存电路BUF输出锁存信号Hold (第2定时)。根据该锁存信号Hold，锁存部1108的锁存电路D_0 D_4成为禁止状态，由此，与计数值DO D4对应的逻辑状态被锁存在锁存部1108的各锁存电路D_0 D_4中。第2计数部1101通过使锁存部1108的锁存电路D_4停止，对该时刻的计数值D5 Dll进行锁存。由此，得到与模拟信号Signal对应的数字数据DOUT[I1:0]。
但是，上述现有的AD转换电路具有以下所示的课题。即，构成锁存部1108的锁存电路D_0 D_3在时间间隔的期间内持续进行动作，由此，由锁存部1108消耗的电流值增大，具有难以实现AD转换电路的低消耗电流化的课题。在现有技术的AD转换电路中，在从比较部1109的比较开始时刻到第2定时的期间内，构成锁存部1108的锁存电路D_0 D_3始終进行动作。一般地，由于来自第I计数部1018的输出(特别是LSB比特的计数值D0)的频率高，所以由构成锁存部1108的锁存电路D_0 D_3消耗的电流増大，难以实现AD转换电路的低消耗电流化。这里，作为使用了现有例的AD转换电路的具体器件的例子，尝试考虑在数字静止照相机(DSC)等中使用的成像器。具体而言，假设像素数为2000万像素、帧速率为120frame/sec这样的规格。这里，设按照像素排列的每列配置AD转换电路，为了易于说明，设2000万像素的像素排列为纵横4000行X5000列，为了更加简化，当设为没有消隐期间时，每I秒读出像素信号的行数如下所述。·120frame/secX4000 行 /frame = 480Kline/sec即，I行的读出速率为480KHZ。例如如果是分辨率10比特的AD转换，则以I行的读出速率的1024倍即480MHz左右的频率从第I计数部1018输出计数值。进而，例如如果是分辨率12比特的AD转换，则以I行的读出速率的4096倍即大约2GHz左右的频率从第I计数部1018输出计数值。该情况下，当假设构成锁存部1108的锁存电路D_0 D_3的消耗电流值为100 μ A/列时,5000列的消耗电流值如下所述。IOOuA/ 列 X 5000 列=500mA进而，当像素数、帧速率、分辨率增加时，以比如上所述估计出的频率即2GHz高的频率输出计数值，消耗电流值进ー步増大。
发明内容
本发明提供能够降低消耗电流的AD转换电路和固体摄像装置。根据本发明的第I方式，AD转换电路具有參照信号生成部，其生成随着时间经过而增大或减小的參照信号；比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时，结束比较处理；第I计数部，其将规定频率的时钟信号作为计数时钟进行计数，输出计数值；锁存部，其对从所述第I计数部输出的所述计数值进行锁存；以及锁存控制部，其在与所述比较处理结束相关的第I定时使所述锁存部有效，在使所述第I定时延迟规定时间后的第2定时使所述锁存部执行锁存。该AD转换电路根据在所述锁存部中锁存的所述计数值，输出与所述模拟信号对应的数字数据。根据本发明的第2方式，AD转换电路具有參照信号生成部，其生成随着时间经过而增大或减小的參照信号；比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时，结束比较处理；第I计数部，其将规定频率的时钟信号作为计数时钟进行计数，输出第I计数值；锁存部，其对从所述第I计数部输出的所述第I计数值进行锁存；第2计数部，其将构成从所述第I计数部输出的所述第I计数值的比特中的ー个作为计数时钟进行计数，锁存第2计数值；以及锁存控制部，其在与所述比较处理结束相关的第I定时使所述锁存部有效，在使所述第I定时延迟规定时间后的第2定时使所述锁存部和所述第2计数部执行锁存。该AD转换电路根据在所述锁存部中锁存的所述第I计数值和在所述第2计数部中锁存的所述第2计数值，输出与所述模拟信号对应的数字数据。优选所述第2定时是与所述时钟信号同步的定吋。根据本发明的第3方式，固体摄像装置具有摄像部，在该摄像部中，将根据所入射的电磁波的大小而输出像素信号的多个像素配置成矩阵状；以及上述AD转换电路。在该固体摄像装置中，所述像素信号作为所述模拟信号被输入到所述AD转换电路。所述比较部、所述锁存部和所述锁存控制部按照所述摄像部的每I列或多列进行设置。根据本发明的第4方式，固体摄像装置具有摄像部，在该摄像部中，将根据所入射的电磁波的大小而输出像素信号的多个像素配置成矩阵状；以及上述AD转换电路。所述像素信号作为所述模拟信号被输入到所述AD转换电路。所述比较部、所述锁存部、所述第2计数部和所述锁存控制部按照所述摄像部的每I列或多列进行设置。
根据上述AD转换电路和固体摄像装置，在与比较处理结束相关的第I定时使锁存部有效，在使第I定时延迟规定时间后的第2定时使锁存部执行锁存。由此，缩短了锁存部的动作时间，所以，能够降低消耗电流。
图I是示出本发明的第I实施方式的AD转换电路的结构的电路图。图2是示出本发明的第I实施方式的AD转换电路所具有的第I计数部和第2计数部的结构的框图。图3是示出本发明的第I实施方式的AD转换电路的动作的时序图。图4是示出本发明的第2实施方式的AD转换电路的结构的电路图。图5是示出本发明的第2实施方式的AD转换电路的动作的时序图。图6是示出本发明的第3实施方式的AD转换电路的结构的电路图。图7是示出本发明的第4实施方式的AD转换电路的结构的电路图。图8是示出本发明的第5实施方式的AD转换电路的结构的电路图。图9是示出本发明的第6实施方式的AD转换电路的结构的电路图。图10是示出本发明的第6实施方式的AD转换电路的动作的时序图。图11是示出本发明的第7实施方式的AD转换电路的结构的电路图。图12是示出本发明的第8实施方式的固体摄像装置的结构的框图。图13是示出本发明的第9实施方式的固体摄像装置的结构的框图。图14是示出现有的AD转换电路的结构的电路图。图15是示出现有的AD转换电路的动作的时序图。
具体实施例方式下面，參照附图对本发明的实施方式进行说明。(第I实施方式)首先，对本发明的第I实施方式进行说明。图I示出本实施方式的AD转换电路的结构的一例。图I所示的AD转换电路由第I计数部18、第2计数部101、锁存控制部105、锁存部108、比较部109构成。第I计数部18将具有规定频率的时钟信号CLK作为计数时钟进行计数，输出ニ进制的计数值DO D4。比较部109具有被输入作为AD转换对象的模拟信号Signal和随着时间经过而减少的斜波Ramp的电压比较器C0MP，输出基于对模拟信号Signal和斜波Ramp进行比较后的结果的比较输出CO。锁存部108对从第I计数部18输出的计数值DO D4的逻辑状态进行锁存。在本实施方式中，锁存部108由5比特的锁存电路D_0 D_4构成。对锁存电路D_0 D_4输入来自第I计数部18的计数值DO D4。第2计数部101具有计数器电路CNT，该计数器电路CNT将被输入从第I计数部18输出的计数值DO D4中的与MSB比特对应的计数值D4的锁存电路D_4的输出Q4作为计数时钟，进行计数。在本实施方式中，计数器电路CNT由7比特的计数器电路构成。图2示出构成第I计数部18和第2计数部101的计数器电路的结构。如图2所示，第I计数部18具有输出构成数字数据的下位比特的计数值DO D4的计数器电路C_0 C_4。计数器电路C_0 C_3的计数值DO D3被输出到锁存部108的锁存电路D_0 D_3。计数器电路C_4的计数值(D4)被输出到锁存部108的锁存电路0_4，进而，锁存电路D_4的输出Q4被输出到第2计数部101。第2计数部101具有输出构成数字数据的上位比特的计数值D5 Dll的计数器电路C_5 C_ll。这里，假设计数器电路C_5 C_ll为兼具保持逻辑状态的锁存功能的ニ进制计数器电路。锁存控制部105生成对锁存部108的动作进行控制的控制信号。锁存控制部105由反转延迟电路DLY、AND电路AND_0和AND_1构成。对反转延迟电路DLY输入来自比较部109的比较输出CO。反转延迟电路DLY输出对所输入的比较输出CO进行反转并使其延迟后的延迟比较输出xCOD。对AND电路AND_0输入来自比较部109的比较输出CO和来自反转延迟电路DLY的延迟比较输出xCOD。AND电路AND_0输出取比较输出CO与延迟比较输出xCOD的逻辑积(AND)的控制信号Hold_L。对AND电路AND_1输入控制信号Enable和来自反转延迟电路DLY的延迟比较输出xCOD。AND电路AND_1输出取控制信号Enable与延迟比较输出xCOD的逻辑积(AND)的控制信号Hold_C。在后面详细叙述，但是，通过该结构，锁存控制部105在比较部109中的比较处理开始时刻使锁存部108的锁存电路0_4有效。然后，在比较输出CO反转的第I定时使锁存部108的锁存电路D_0 D_3有效。进而，锁存控制部105在使第I定时延迟规定时间的第2定时使锁存部108的锁存电路D_0 D_4执行锁存。在来自锁存控制部105的AND电路AND_0的控制信号Hold_L为High时，锁存部108的锁存电路D_0 D_3处于启动(有效)状态，直接输出来自第I计数部18的计数值DO D3。并且，在来自锁存控制部105的AND电路AND_0的控制信号Hold_L从High迁移到Low吋，锁存电路D_0 D_3成为禁止(无效)状态，对与此时的来自第I计数部18的计数值DO D3对应的逻辑状态进行锁存。另ー方面，在来自锁存控制部105的AND电路AND_1的控制信号Hold_C为High吋，锁存部108的锁存电路0_4处于启动(有效)状态，直接输出来自第I计数部18的计数值D4。并且，在来自锁存控制部105的AND电路AND_1的输出Hold_C从High迁移到Low吋，锁存部108的锁存电路D_4成为禁止(无效)状态，对与此时的来自第I计数部18的计数值D4对应的逻辑状态进行锁存。上述结构是一例，构成第I计数部18和第2计数部101的计数器电路的比特数等
可以适当变更。接着，对本实施方式的动作进行说明。图3示出AD转换电路的动作。另外，在图3中，DO D4表示第I计数部18的计数值，QO Q4表示锁存部108的锁存电路D_0 D_4的输出。首先，在作为AD转换对象的模拟信号Signal的输入稳定后，随着时间经过而减少的斜波Ramp被提供给比较部109的一个输入端子。比较部109对斜波Ramp和模拟信号Signal进行比较。其间，第I计数部18例如在递增计数模式下进行时钟信号CLK的计数，输出计数值DO D4。并且，第2计数部101进行锁存部108的锁存电路D_4的输出Q4的计数。另夕卜，优选第I计数部18和第2计数部101的计数动作开始定时与斜波Ramp的输出开始定时大致同吋，但是不限于此。 在斜波Ramp的电压高于模拟信号Signal的电压的期间内，比较部109的比较输出CO为Low。因此，从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为Low。因此，锁存部108的锁存电路D_0 D_3处于禁止状态，停止动作。另ー方面，锁存控制部105的反转延迟电路DLY的延迟比较输出xCOD为High，由于控制信号Enable为High，所以从锁存控制部105的AND电路AND_1输出的控制信号Hold_C为High。因此，锁存部108的锁存电路D_4处于启动状态，直接输出从第I计数部18输出的计数值D4。第2计数部101根据锁存电路D_4的输出Q4进行计数动作。接着，在斜波Ramp的电压与模拟信号Signal的电压大致一致的定时，比较输出CO反转(第I定时)。比较输出CO刚刚反转之后的锁存控制部105的反转延迟电路DLY的延迟比较输出xCOD依然为High，由于比较输出CO为High，所以从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为High。由此，锁存部108的锁存电路D_0 D_3处于启动状态。由于在从第I定时起经过了与锁存控制部105的反转延迟电路DLY的延迟时间ー致的时间后，延迟比较输出xCOD为Low，所以从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为Low。由此，锁存部108的锁存电路D_0 D_3成为禁止状态，对与从第I计数部18输出的计数值DO D3对应的逻辑状态进行锁存(第2定时)。并且，由于延迟比较输出xCOD为Low，所以从锁存控制部105的AND电路AND_1输出的控制信号Hold_C为Low。由此，锁存部108的锁存电路0_4成为禁止状态，在上述第2定时对与从第I计数部18输出的计数值D4对应的逻辑状态进行锁存。第2计数部101通过使锁存部108的锁存电路D_4停止(锁存)，对该时刻的计数值D5 Dll进行锁存。通过锁存部108的锁存电路D_0 D_4所锁存的计数值和第2计数部101的计数器电路C_5 C_11所锁存的计数值，得到与模拟信号Signal对应的数字数据DOUT [11:0]。所得到的数字数据D0UT[11:0]被输出到后级的输出部(未图示)。在上述动作中，锁存电路D_0 D_3仅在从第I定时到第2定时的期间内进行动作，所以，能够降低锁存部108中的消耗电流。因此，能够实现AD转换电路的低消耗电流化。并且，例如在利用同步式计数器构成第I计数部18的情况下，如果利用例如电路规模比同步式计数器小的非同步式计数器构成第2计数部101，则如后述第6实施方式那样，与仅利用第I计数部18进行计数的情况相比，能够减小电路規模。另外，在本实施方式中，构成为通过对构成锁存部108的锁存电路D_0 D_3的动作进行控制来实现低消耗电流化，但是，例如也可以构成为对锁存电路D_0 D_2进行控制。并且，不需要限定于此。(第2实施方式)接着，对本发明的第2实施方式进行说明。图4示出本实施方式的AD转换电路的结构的一例。下面，以与第I实施方式不同的部分为中心进行说明。在本实施方式中，锁存控制部105的结构与第I实施方式不同。锁存控制部105以外的结构与第I实施方式相同，所以省略说明。锁存控制部105由反转延迟电路DLY、AND电路AND_0和AND_1、触发器电路DFF_0和DFF_1构成。对反转延迟电路DLY输入来自比较部109的比较输出CO。反转延迟电路DLY输出对所输入的比较输出CO进行反转并使其延迟后的延迟比较输出xCOD。 对触发器电路DFF_0输入来自反转延迟电路DLY的延迟比较输出xCOD。触发器电路DFF_0输出延迟比较输出xCOD作为与时钟信号CLK同步的同步延迟比较输出xC0D_D。对触发器电路DFF_1输入来自比较部109的比较输出CO。触发器电路DFF_1输出比较输出CO作为与时钟信号CLK同步的同步比较输出C0_D。对AND电路AND_0输入来自触发器电路DFF_0的同步延迟比较输出xC0D_D和来自触发器电路DFF_1的同步比较输出C0_D。AND电路AND_0输出取同步延迟比较输出xC0D_D与同步比较输出C0_D的逻辑积(AND)的控制信号Hold_L。对AND电路AND_1输入控制信号Enable和来自触发器电路DFF_0的同步延迟比较输出xC0D_D。AND电路AND_1输出取控制信号Enable与同步延迟比较输出xC0D_D的逻辑积(AND)的控制信号Hold_C。另外，在本实施方式中，使同步延迟比较输出xC0D_D和同步比较输出C0_D与时钟信号CLK同歩，但是，也可以使同步延迟比较输出xC0D_D和同步比较输出C0_D与对时钟信号CLK进行反转后的反转时钟信号xCLK同歩。接着，对本实施方式的动作进行说明。图5示出AD转换电路的动作。另外，在图5中，DO D4表示第I计数部18的计数值，QO Q4表示锁存部108的锁存电路D_0 D_4的输出。首先，在作为AD转换对象的模拟信号Signal的输入稳定后，随着时间经过而减少的斜波Ramp被提供给比较部109的一个输入端子。比较部109对斜波Ramp和模拟信号Signal进行比较。其间，第I计数部18例如在递增计数模式下进行时钟信号CLK的计数，输出计数值DO D4。并且，第2计数部101进行锁存部108的锁存电路D_4的输出Q4的计数。另夕卜，优选第I计数部18和第2计数部101的计数动作开始定时与斜波Ramp的输出开始定时大致同吋，但是不限于此。在斜波Ramp的电压高于模拟信号Signal的电压的期间内，比较部109的比较输出CO为Low。由于比较输出CO为Low，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为Low。因此，从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为Low0由此，锁存部108的锁存电路D_0 D_3处于禁止状态，停止动作。另ー方面，锁存控制部105的反转延迟电路DLY的延迟比较输出xCOD为High，锁存控制部105的触发器电路DFF_0的同步延迟比较输出xC0D_D为High。并且，控制信号Enable为High。因此，从锁存控制部105的AND电路AND_1输出的控制信号Hold_C为High。由此，锁存部108的锁存电路0_4处于启动状态，直接输出从第I计数部18输出的计数值D4。第2计数部101根据锁存电路D_4的输出Q4进行计数动作。接着，在斜波Ramp的电压与模拟信号Signal的电压大致一致的定时，比较输出CO反转。由于比较输出CO为High，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为High (第I定时)。并且，比较输出CO刚刚反转之后的锁存控制部105的反转延迟电路DLY的延迟比较输出xCOD依然为High，锁存控制部105的触发器电路DFF_0的同步延迟比较输出xC0D_D依然为High。由此，从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为High，所以，锁存部108的锁存电路D_0 D_3成为启动状态。由于在从第I定时起经过了与锁存控制部105的反转延迟电路DLY的延迟时间和触发器电路DFF_0的延迟时间的合计一致的时间后，同步延迟比较输出xC0D_D、Low，所以从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为Low。由此，锁存部108的锁存电路D_0 D_3成为禁止状态，对与从第I计数部18输出的计数值DO D3对应的逻辑状态进行锁存(第2定时)。·并且，由于同步延迟比较输出xC0D_D为Low，所以从锁存控制部105的AND电路AND_1输出的控制信号Hold_C为Low。由此，锁存部108的锁存电路D_4成为禁止状态，在上述第2定时对与从第I计数部18输出的计数值D4对应的逻辑状态进行锁存。第2计数部101通过使锁存部108的锁存电路D_4停止(锁存)，对该时刻的计数值D5 Dll进行锁存。 通过锁存部108的锁存电路D_0 D_4所锁存的计数值和第2计数部101的计数器电路C_5 C_11所锁存的计数值，得到与模拟信号Signal对应的数字数据DOUT [II: O]。所得到的数字数据D0UT[11:0]被输出到后级的输出部(未图示)。在上述动作中，锁存电路D_0 D_3仅在从第I定时到第2定时的期间内进行动作，所以，能够降低锁存部108中的消耗电流。因此，能够实现AD转换电路的低消耗电流化。并且，通过配置触发器电路DFF_0和DFF_1，能够使控制信号Hold_L和Hold_C与时钟信号CLK同歩，使锁存部108的锁存电路D_0 D_4的锁存定时与时钟信号CLK同歩。因此，在锁存部108的锁存电路D_0 D_4对与时钟信号CLK同步地从第I计数部18输出的计数值DO D4进行锁存时，能够防止对逻辑状态不确定的中间状态(迁移状态)的计数值DO D4进行锁存。(第3实施方式)接着，对本发明的第3实施方式进行说明。图6示出本实施方式的AD转换电路的结构的一例。下面，以与第2实施方式不同的部分为中心进行说明。在本实施方式中，锁存控制部105的结构与第2实施方式不同。锁存控制部105以外的结构与第2实施方式相同，所以省略说明。锁存控制部105由AND电路AND_0、AND_1和触发器电路DFF_0、DFF_1、XDFF构成。对触发器电路XDFF输入来自比较部109的比较输出CO。触发器电路XDFF与时钟信号CLK同步地输出对所输入的比较输出CO进行反转并使其延迟后的延迟比较输出xCOD。另外，在本实施方式中，使延迟比较输出xCOD与时钟信号CLK同歩，但是，也可以使延迟比较输出xCOD与对时钟信号CLK进行反转后的反转时钟信号xCLK同步。
触发器电路XDFF以外的锁存控制部105的结构与第2实施方式相同，所以省略说明。并且，在AD转换电路的动作中，锁存控制部105的触发器电路XDFF与时钟信号CLK同步地输出延迟比较输出xCOD，除了这点以外与第2实施方式相同，所以省略说明。根据本实施方式，能够降低锁存部108中的消耗电流，能够实现AD转换电路的低消耗电流化。并且，能够仅利用数字电路而容易地构成锁存控制部105。(第4实施方式)接着，对本发明的第4实施方式进行说明。图7示出本实施方式的AD转换电路的结构的一例。下面，以与第3实施方式不同的部分为中心进行说明。在本实施方式中，对锁存控制部105的触发器电路XDFF、DFF_0、DFF_1输入时钟信号CLK和对时钟信号CLK进行反转后的反转时钟信号xCLK的双方，这点与第3实施方式不同。在图7中，仅图示了锁存控制部105内的时钟信号CLK和反转时钟信号xCLK的布线的一部分，但是，如上所述，时钟信号CLK和反转时钟信号xCLK的双方被输入到触发器电路XDFF、DFF_0、DFF_1。 上述点以外的锁存控制部105的结构与第3实施方式相同，所以省略说明。并且，AD转换电路的动作与第3实施方式相同，所以省略说明。根据本实施方式，能够降低锁存部108中的消耗电流，能够实现AD转换电路的低消耗电流化。并且，在锁存控制部105除了时钟信号CLK以外还需要反转时钟信号xCLK的情况下，通过如本实施方式那样构成锁存控制部105，不需要利用锁存控制部105的各个触发器电路XDFF、DFF_0、DFF_1生成反转时钟信号xCLK，能够削减锁存控制部105的电路规摸。(第5实施方式)接着，对本发明的第5实施方式进行说明。图8示出本实施方式的AD转换电路的结构的一例。下面，以与第3实施方式不同的部分为中心进行说明。在本实施方式中，锁存控制部105的结构与第3实施方式不同。锁存控制部105以外的结构与第3实施方式相同，所以省略说明。锁存控制部105由AND电路AND_0、AND_1和触发器电路DFF_0、DFF_1、XDFF、XDFF_0、XDFF_1构成。对触发器电路XDFF_0输入来自AND电路AND_0的控制信号Hold_し触发器电路XDFF_0使所输入的控制信号Hold_L延迟，与反转时钟信号xCLK同步地输出。并且，对触发器电路XDFF_1输入来自AND电路AND_1的控制信号Hold_C。触发器电路XDFF_1使所输入的控制信号Hold_C延迟，与反转时钟信号xCLK同步地输出。触发器电路XDFF_0、XDFF_1以外的锁存控制部105的结构与第3实施方式相同，所以省略说明。并且，关于AD转换电路的动作，锁存控制部105的触发器电路XDFF_0与反转时钟信号xCLK同步地输出控制信号Hold_L，锁存控制部105的触发器电路XDFF_1与反转时钟信号xCLK同步地输出控制信号Hold_C，除了这点以外与第3实施方式相同，所以省略说明。根据本实施方式，能够降低锁存部108中的消耗电流，能够实现AD转换电路的低消耗电流化。并且，通过配置触发器电路XDFF_0和XDFF_1，能够更加可靠地使控制信号Hold_L和Hold_C与时钟信号CLK同步，更加可靠地使锁存部108的锁存电路D_0 D_4的锁存定时与时钟信号CLK同歩。另外，在本实施方式中，以第3实施方式的结构为基础进行了说明，但是，也可以进行如下变更以第2实施方式或第4实施方式的结构为基础，对锁存控制部105追加触发器电路 XDFF_0 和 XDFF_1。(第6实施方式)接着，对本发明的第6实施方式进行说明。图9示出本实施方式的AD转换电路的结构的一例。图9所示的AD转换电路由第I计数部18、锁存控制部105、锁存部108、比较部109构成。比较部109与第I实施方式相同。第I计数部18将具有规定频率的时钟信号CLK作为计数时钟进行计数，输出ニ进制的计数值DO D11。第I实施方式中的第I计数部18由5比特的计数器电路C_0 C_4构成，但是，本实施方式中的第I计数部18由12比特的计数器电路C_0 C_ll构成，输出计数值DO DlI。锁存部108具有对从第I计数部18输出的计数值DO Dll的逻辑状态进行锁存的锁存电路D_0 D_ll。锁存控制部105由AND电路AND_0和触发器电路DFF_1、DFF_2、XDFF构成。触发·器电路DFF_2构成为例如连接4个触发器电路。并且，触发器电路DFF_1和XDFF由I个触发器电路构成。AND电路AND_0与第I实施方式相同。另外，本实施方式中的AND电路AND_0输出与第I实施方式中的控制信号Hold_L对应的控制信号Hold。在后面详细叙述，但是，通过该结构，锁存控制部105在比较部109的比较输出CO反转后，在触发器电路DFF_1的同步比较输出C0_D反转的第I定时使锁存部108的锁存电路D_0 D_ll有效。进而，锁存控制部105在使第I定时延迟规定时间的第2定时使锁存部108的锁存电路D_0 D_ll执行锁存。在来自锁存控制部105的AND电路AND_0的控制信号Hold为High时，锁存部108的锁存电路D_0 D_ll处于启动(有效)状态，直接输出来自第I计数部18的计数值DO DlI。并且，在来自锁存控制部105的AND电路AND_0的控制信号Hold从High迁移到Low吋，锁存电路D_0 D_11成为禁止(无效)状态，对与此时的来自第I计数部18的计数值DO Dll对应的逻辑状态进行锁存。上述结构是一例，构成第I计数部18的计数器电路的比特数等可以适当变更。并且，在本实施方式的情况下，利用4个触发器电路构成触发器电路DFF_2，利用I个触发器电路构成触发器电路DFF_1，但是，不限于该个数。接着，对本实施方式的动作进行说明。图10示出AD转换电路的动作。另外，在图10中，DO D4表示第I计数部18的计数值，QO Q4、Q11表示锁存部108的锁存电路D_0 D_4、D11的输出。首先，在作为AD转换对象的模拟信号Signal的输入稳定后，随着时间经过而减少的斜波Ramp被提供给比较部109的一个输入端子。比较部109对斜波Ramp和模拟信号Signal进行比较。其间，第I计数部18例如在递增计数模式下进行时钟信号CLK的计数，输出计数值DO D11。另外,优选第I计数部18的计数动作开始定时与斜波Ramp的输出开始定时大致同吋，但是不限于此。在斜波Ramp的电压高于模拟信号Signal的电压的期间内，比较部109的比较输出CO为Low。由于比较输出CO为Low，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为Low。因此，从锁存控制部105的AND电路AND_0输出的控制信号Hold为Low0由此，锁存部108的锁存电路D_0 D_ll处于禁止状态，停止动作。
接着，在斜波Ramp的电压与模拟信号Signal的电压大致一致的定时，比较输出CO反转。由于比较输出CO为High，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为High (第I定时)。并且，比较输出CO刚刚反转之后的锁存控制部105的触发器电路XDFF的延迟比较输出xCOD依然为High，锁存控制部105的触发器电路DFF_2的同步延迟比较输出xC0D_D依然为High。由此，从锁存控制部105的AND电路AND_0输出的控制信号Hold为High，所以，锁存部108的锁存电路D_0 D_ll成为启动状态。由于在从第I定时起经过了与锁存控制部105的触发器电路XDFF的延迟时间和触发器电路DFF_2的延迟时间的合计一致的时间后，同步延迟比较输出xC0D_D, Low，所以从锁存控制部105的AND电路AND_0输出的控制信号Hold为Low。由此，锁存部108的锁存电路D_0 D_ll成为禁止状态，对与从第I计数部18输出的计数值DO Dll对应的逻辑状态进行锁存(第2定时)。通过锁存部108的锁存电路D_0 D_ll所锁存的计数值，得到与模拟信号Signal对应的数字数据DOUT [11:0]。所得到的数字数据DOUT [11:0]被输出到后级的输出部(未图 示)。在上述动作中，锁存电路D_0 D_ll仅在从第I定时到第2定时的期间内进行动作，所以，能够降低锁存部108中的消耗电流。因此，能够实现AD转换电路的低消耗电流化。并且，通过对构成触发器电路DFF_2的触发器电路的数量进行调整，能够对控制信号Hold为High的期间、即锁存部108的锁存电路D_0 D_ll处于启动状态的期间进行调整。在本实施方式中，如图10所示，锁存部108的锁存电路D_0 D_11处于启动状态的期间比图5中锁存部108的锁存电路D_0 D_ll处于启动状态的期间长。从第I计数部18输出的计数值DO Dll延迟输入到锁存部108的锁存电路D_0 D_ll。第I计数部18和锁存部108的距离越远,对从第I计数部18输出的计数值DO Dll施加越大的延迟。在本实施方式中，如上所述，通过进ー步延长锁存部108的锁存电路D_0 D_ll处于启动状态的期间，能够考虑输入到锁存部108的锁存电路D_0 D_ll的计数值DO Dll的延迟，使锁存电路D_0 D_ll的锁存定时延迟。另外，也可以代替本实施方式的触发器电路XDFF而使用反转延迟电路DLY。并且，在本实施方式中，利用4个触发器电路构成触发器电路DFF_2，但是，如果可以不便锁存电路D_0 D_11的锁存定时延迟，则也可以利用I个触发器电路构成触发器电路DFF_2。并且，如果可以不使锁存电路D_0 D_ll的锁存定时与时钟信号CLK同步，则也可以不设置触发器电路DFF_1和DFF_2。并且，也可以设置图8的触发器电路XDFF_0和XDFF_1。(第7实施方式)接着，对本发明的第7实施方式进行说明。图11示出本实施方式的AD转换电路的结构的一例。下面，以与第6实施方式不同的部分为中心进行说明。在本实施方式中,对锁存控制部105的触发器电路XDFF、DFF_1、DFF_2输入时钟信号CLK和对时钟信号CLK进行反转后的反转时钟信号xCLK的双方，这点与第6实施方式不同。在图11中，仅图示了锁存控制部105内的时钟信号CLK和反转时钟信号xCLK的布线的一部分，但是，如上所述，时钟信号CLK和反转时钟信号xCLK的双方被输入到触发器电路XDFF、DFF_1、DFF_2。上述点以外的锁存控制部105的结构与第6实施方式相同，所以省略说明。并且，AD转换电路的动作与第6实施方式相同，所以省略说明。根据本实施方式，能够降低锁存部108中的消耗电流，能够实现AD转换电路的低消耗电流化。并且，在锁存控制部105除了时钟信号CLK以外还需要反转时钟信号xCLK的情况下，通过如本实施方式那样构成锁存控制部105，不需要利用锁存控制部105的各个触发器电路XDFF、DFF_1、DFF_2生成反转时钟信号xCLK，能够削减锁存控制部105的电路规摸。(第8实施方式)接着，对本发明的第8实施方式进行说明。图12示出本实施方式的固体摄像装置的结构。图12所示的固体摄像装置I由摄像部2、垂直选择部12、读出电流源部5、模拟部6、第I计数部18、斜波部19 (參照信号生成部)、纵列处理部15、水平选择部14、输出部17、控制部20构成。 摄像部2将生成并输出与所入射的电磁波的大小对应的信号的多个单位像素3配置成矩阵状。垂直选择部12选择摄像部2的各行。读出电流源部5读出来自摄像部2的信号作为电压信号。模拟部6省略详细说明，但是，具有根据需要而具有信号放大功能的AGC(=Auto Gain Control 自动增益控制)电路等。第I计数部18将从控制部20输出的时钟信号CLK作为计数时钟进行计数，输出表示计数结果的计数值DO D4。斜波部19生成随着时间经过而增加或减少的斜波Ramp (參照信号)。纵列处理部15经由參照信号线而与斜波部19连接。水平选择部14将AD转换后的数据读出到水平信号线。输出部17与水平信号线连接。控制部20对各部进行控制。在图12中，为了简便，对由4行X6列的单位像素3构成的摄像部2的情况进行说明，但是，在现实中，在摄像部2的各行和各列配置有几十 几万的単位像素3。另外，里然省略了图示，但是，构成摄像部2的単位像素3由光电ニ极管/光电柵/光电晶体管等光电转换元件和晶体管电路构成。下面，进行主要各部的更加详细的说明。摄像部2以ニ维方式配置4行6列的单位像素3，并且，针对该4行6列的像素排列，按照每行布线行控制线11。行控制线11的各一端与对应于垂直选择部12的各行的各输出端连接。垂直选择部12由移位寄存器或解码器等构成，在驱动摄像部2的各単位像素3时，经由行控制线11进行摄像部2的行地址或行扫描的控制。并且，针对摄像部2的像素排列，按照每列布线垂直信号线13。读出电流源部5例如由NMOS晶体管构成。在构成读出电流源部5的NMOS晶体管的漏极端子连接有来自摄像部2的垂直信号线13，适当对控制端子施加期望电压，源极端子与GND连接。由此，来自像素的信号作为电压模式而输出。另外，作为电流源，对使用了NMOS晶体管的情况进行了说明，但是不需要限定于此。纵列处理部15具有例如按照摄像部2的像素列、即垂直信号线13设置的列AD转换部16，将从摄像部2的各単位像素3按照像素列经由垂直信号线13读出的模拟像素信号转换成数字数据。另外，在本实施方式中，采用相对于摄像部2的像素列以I对I的对应关系来配置列AD转换部16的结构，但是，这只不过是一例，不限于该配置关系。例如，也可以采用如下结构针对多个像素列配置I个列AD转换部16，在多个像素列之间以时间分割的方式使用该I个列AD转换部16。纵列处理部15与后述的斜波部19和第I计数部18 —起，构成将从摄像部2的选择像素行的単位像素3读出的模拟像素信号转换成数字像素数据的模拟-数字转换单元。在后面详细叙述列AD转换部16。斜波部19例如由积分电路构成，根据控制部20的控制，生成电平随着时间经过而呈倾斜状变化的所谓的斜波Ramp，经由參照信号线将其供给到比较部109的一个输入端子。另外，作为斜波部19，不限于使用积分电路，也可以使用DAC电路。但是，在采用使用DAC电路以数字方式生成斜波的结构的情况下，需要对斜波的阶梯进行细化或者采用与其相同的结构。水平选择部14由移位寄存器或解码器等构成，进行纵列处理部15的列AD转换部16的列地址或列扫描的控制。根据该水平选择部14的控制，利用列AD转换部16进行AD转换后的数字数据被依次读出到水平信号线。第I计数部18例如由递增计数器电路构成，进行计数并输出计数值DO D4。另 夕卜，也可以利用递减计数器电路构成第I计数部18，不需要限定于此。进而，优选使用同步式计数器电路作为构成第I计数部18的计数器电路，但是不限于此。输出部17进行相减(⑶S处理)。进而，输出部17也可以内置例如黑电平调整、列偏差校正、顔色处理等信号处理功能。进而，还可以将η比特并行数字数据转换成串行数据并输出。控制部20具有供给斜波部19、第I计数部18、垂直选择部12、水平选择部14、输出部17等各部的动作所需要的时钟或规定定时的脉冲信号的TG (=Timing Generator :定时发生器)的功能块、以及用于与该TG进行通信的功能块。接着，对列AD转换部16的结构进行说明。列AD转换部16对分别从摄像部2的各単位像素3经由垂直信号线13读出的模拟像素信号Pixel与从斜波部19提供的AD转换用的斜波Ramp进行比较，由此，生成具有与复位电平(基准电平)或信号电平的各大小对应的时间轴方向的大小(脉冲宽度)的时间间隔。然后，将与该时间间隔对应的数据作为与像素信号Pixel的大小对应的数字数据，由此进行AD转换。下面，对列AD转换部16的详细结构进行说明。列AD转换部16按照每列设置，在图12中设有6个列AD转换部16。各列的列AD转换部16采用相同结构。列AD转换部16由比较部109、锁存控制部105、锁存部108、第2计数部101构成。图12所示的比较部109、锁存控制部105、锁存部108、第2计数部101分别对应于图7所示的比较部109、锁存控制部105、锁存部108、第2计数部101。图12所示的斜波部19、第I计数部18、列AD转换部16是本实施方式的AD转换电路的一例。如图7所示，对比较部109的一个输入端子输入模拟信号Signal。对本实施方式的比较部109的一个输入端子输入从摄像部2的単位像素3经由垂直信号线13输出的模拟像素信号Pixel作为模拟信号Signal。比较部109通过对与像素信号Pixel对应的信号电压和从斜波部19供给的斜波Ramp的斜波电压进行比较，将像素信号的大小转换为时间轴方向的信息即时间间隔(脉冲宽度)。例如在斜波电压大于信号电压时，比较部109的比较输出CO成为Low电平,在斜波电压为信号电压以下吋，比较部109的比较输出CO成为High电平。锁存控制部105、锁存部108、第2计数部101的结构与图7所示的各个结构相同，所以省略说明。接着，对本实施方式的动作进行说明。这里，省略单位像素3的具体动作的说明，但是，众所周知，在単位像素3中输出复位电平和信号电平。
如下进行AD转换。例如对以规定斜率下降的斜波Ramp的斜波电压和像素信号Pixel的信号电压进行比较。计测从该比较处理开始的时刻到斜波Ramp的斜波电压和像素信号Pixel的信号电压一致的时刻的第I定时以后的第2定时为止的期间，作为第I计数部18的计数值DO D4和第2计数部101的计数值D5 D11。由此，得到与像素信号Pixel对应的数字数据。在本实施方式中，分别对从单位像素3读出的复位电平和信号电平进行上述AD转换。更具体而言，在第I次读出动作中，从摄像部2的选择行的各単位像素3读出包含像素信号噪音的复位电平并进行AD转换，接着，在第2次读出动作中读出信号电平并进行AD转换。然后，通过以数字的方式进行复位电平和信号电平的相减(CDS处理)，得到与信号成分对应的数字数据。另外，也可以在第I次读出动作中读出信号电平并进行AD转换，在此后的第2次读出动作中读出复位电平并进行AD转换。〈AD转换动作〉·
下面，对AD转换的详细动作进行说明。在以下说明中，针对锁存控制部105内的结构和信号，适当应用图7所示的结构和信号。在从任意像素行的単位像素3向垂直信号线13输出的像素信号Pixel稳定后，控制部20对斜波部19供给斜波生成的控制数据。接受该数据，斜波部19输出波形全体在时间上呈斜坡状变化的斜波Ramp，作为提供给比较部109的一个输入端子的比较电压。比较部109对该斜波Ramp和像素信号Pixel进行比较。其间，第I计数部18例如在递增计数模式下进行时钟信号CLK的计数，输出计数值DO D4。并且，第2计数部101进行锁存部108的锁存电路D 4的输出Q4的计数。另夕卜，优选第I计数部18和第2计数部101的计数动作开始定时与斜波Ramp的输出开始定时大致同吋，但是不限于此。在斜波Ramp的电压高于像素信号Pixel的电压的期间内，比较部109的比较输出CO为Low。由于比较输出CO为Low，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为Low。因此，从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为Low0由此，锁存部108的锁存电路D_0 D_3处于禁止状态，停止动作。另ー方面，锁存控制部105的触发器电路XDFF的延迟比较输出xCOD为High，锁存控制部105的触发器电路DFF_0的同步延迟比较输出xC0D_D为High。并且，控制信号Enable为High。因此，从锁存控制部105的AND电路AND_1输出的控制信号Hold_C为High。由此，锁存部108的锁存电路0_4处于启动状态，直接输出从第I计数部18输出的计数值D4。第2计数部101根据锁存部108的锁存电路D_4的输出Q4进行计数动作。接着，在斜波Ramp的电压与像素信号Pixel的电压大致一致的定时，比较输出CO反转。由于比较输出CO为High，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为High (第I定时)。并且，比较输出CO刚刚反转之后的锁存控制部105的触发器电路XDFF的延迟比较输出xCOD依然为High，锁存控制部105的触发器电路DFF_0的同步延迟比较输出xC0D_D依然为High。由此，从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为High，所以，锁存部108的锁存电路D_0 D_3成为启动状态。由于在从第I定时起经过了与锁存控制部105的触发器电路XDFF的延迟时间和触发器电路DFF_0的延迟时间的合计一致的时间后，同步延迟比较输出xC0D_D、Low，所以从锁存控制部105的AND电路AND_0输出的控制信号Hold_L为Low。由此，锁存部108的锁存电路D_0 D_3成为禁止状态，对与从第I计数部18输出的计数值DO D3对应的逻辑状态进行锁存(第2定时)。并且，由于同步延迟比较输出xC0D_D为Low，所以从锁存控制部105的AND电路AND I输出的控制信号Hold_C为Low。由此，锁存部108的锁存电路D_4成为禁止状态，在上述第2定时对与从第I计数部18输出的计数值D4对应的逻辑状态进行锁存。第2计数部101通过使锁存部108的锁存电路D_4停止(锁存)，对该时刻的计数值D5 Dll进行锁存。通过锁存部108的锁存电路D_0 D_4所锁存的计数值和第2计数部101的计数器电路C_5 C_ll所锁存的计数值，得到与像素信号Pixel对应的数字数据。当经过规定期间后，控制部20停止针对斜波部19的控制数据的供给以及第I计数部18中的计数动作。由此，斜波部19停止生成斜波。
然后，数字数据通过水平选择部14，经由水平信号线输出到输出部17。输出部17通过进行相减(CDS处理)，得到取复位电平与信号电平的差分的数据。另外，也可以构成为将进行相减(⑶S处理)的电路内置在纵列部(列AD转换部16)内。并且，不需要限定于此。在上述动作中，锁存电路D_0 D_3仅在从第I定时到第2定时的期间内进行动作，所以，能够降低锁存部108中的消耗电流。因此，能够实现固体摄像装置的低消耗电流化。另外，本实施方式的锁存控制部105的结构与图7所示的结构相同，但是，也可以与图I、图4、图6、图8所示的结构相同。并且，不需要限定于此。(第9实施方式)接着，对本发明的第9实施方式进行说明。图13示出本实施方式的固体摄像装置的结构。下面，以与第8实施方式不同的部分为中心进行说明。在本实施方式中，第I计数部18和列AD转换部16的结构与第8实施方式不同。第I计数部18和列AD转换部16以外的结构与第8实施方式相同，所以省略说明。第I计数部18例如由递增计数器电路构成，进行计数并输出计数值DO D11。另夕卜，也可以利用递减计数器电路构成第I计数部18，不需要限定于此。进而，优选使用同步式计数器电路作为构成第I计数部18的计数器电路，但是不限于此。列AD转换部16由比较部109、锁存控制部105、锁存部108构成。图13所示的比较部109、锁存控制部105、锁存部108分别对应于图11所示的比较部109、锁存控制部105、锁存部108。图13所示的斜波部19、第I计数部18、列AD转换部16是本实施方式的AD转换电路的一例。与第8实施方式同样，对本实施方式的比较部109的一个输入端子输入从摄像部2的単位像素3经由垂直信号线13输出的模拟像素信号Pixel作为模拟信号Signal。锁存控制部105、锁存部108、第2计数部101的结构与图11所示的各个结构相同，所以省略说明。接着，对本实施方式的动作进行说明。如上所述，在单位像素3中输出复位电平和信号电平。如下进行AD转换。例如对以规定斜率下降的斜波Ramp的斜波电压和像素信号Pixel的信号电压进行比较。计测从该比较处理开始的时刻到斜波Ramp的斜波电压和像素信号Pixel的信号电压一致的时刻的第I定时以后的第2定时为止的期间，作为第I计数部18的计数值DO DlI。由此，得到与像素信号Pixel对应的数字数据。在本实施方式中，分别对从单位像素3读出的复位电平和信号电平进行上述AD转换。更具体而言，在第I次读出动作中，从摄像部2的选择行的各単位像素3读出包含像素信号噪音的复位电平并进行AD转换。接着，在第2次读出动作中读出信号电平并进行AD转换。然后，通过以数字的方式进行复位电平和信号电平的相减(CDS处理)，得到与信号成分对应的数字数据。另外，也可以在第I次读出动作中读出信号电平并进行AD转换，在此后的第2次读出动作中读出复位电平并进行AD转换。〈AD转换动作〉下面，对AD转换的详细动作进行说明。在以下说明中，针对锁存控制部105内的结构和信号，适当应用图11所示的结构和信号。在从任意像素行的単位像素3向垂直信号线13输出的像素信号Pixel稳定后，控制部20对斜波部19供给斜波生成的控制数据。接 受该数据，斜波部19输出波形全体在时间上呈斜坡状变化的斜波Ramp，作为提供给比较部109的一个输入端子的比较电压。比较部109对该斜波Ramp和像素信号Pixel进行比较。其间，第I计数部18例如在递增计数模式下进行时钟信号CLK的计数，输出计数值DO D11。另外,优选第I计数部18的计数动作开始定时与斜波Ramp的输出开始定时大致同吋，但是不限于此。在斜波Ramp的电压高于像素信号Pixel的电压的期间内，比较部109的比较输出CO为Low。由于比较输出CO为Low，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为Low。因此，从锁存控制部105的AND电路AND_0输出的控制信号Hold为Low。由此，锁存部108的锁存电路D_0 D_ll处于禁止状态，停止动作。接着，在斜波Ramp的电压与像素信号Pixel的电压大致一致的定时，比较输出CO反转。由于比较输出CO为High，所以锁存控制部105的触发器电路DFF_1的同步比较输出C0_D为High (第I定时)。并且，比较输出CO刚刚反转之后的锁存控制部105的触发器电路XDFF的延迟比较输出xCOD依然为High，锁存控制部105的触发器电路DFF_2的同步延迟比较输出xC0D_D依然为High。由此，从锁存控制部105的AND电路AND_0输出的控制信号Hold为High，所以，锁存部108的锁存电路D_0 D_ll成为启动状态。由于在从第I定时起经过了与锁存控制部105的触发器电路XDFF的延迟时间和触发器电路DFF_2的延迟时间的合计一致的时间后，同步延迟比较输出xC0D_D, Low，所以从锁存控制部105的AND电路AND_0输出的控制信号Hold为Low。由此，锁存部108的锁存电路D_0 D_ll成为禁止状态，对与从第I计数部18输出的计数值DO Dll对应的逻辑状态进行锁存(第2定时)。通过锁存部108的锁存电路D_0 D_11所锁存的计数值，得到与像素信号Pixel对应的数字数据。当经过规定期间后，控制部20停止针对斜波部19的控制数据的供给以及第I计数部18中的计数动作。由此，斜波部19停止生成斜波。然后，数字数据通过水平选择部14，经由水平信号线输出到输出部17。输出部17通过进行相减(CDS处理)，得到取复位电平与信号电平的差分的数据。另外，也可以构成为将进行相减(⑶S处理)的电路内置在纵列部(列AD转换部16)内。并且，不需要限定于此。在上述动作中，锁存电路D_0 D_ll仅在从第I定时到第2定时的期间内进行动作，所以，能够降低锁存部108中的消耗电流。因此，能够实现固体摄像装置的低消耗电流化。另外，本实施方式的锁存控制部105的结构与图11所示的结构相同，但是，也可以与图9所示的结构相同。并且，不需要限定于此。
以上，參照附图详细叙述了本发明的实施方式，但是，具体结构不限于上述实施方式，还包括不脱离本发明主g的范围内的设计变更等。
权利要求
1.ー种AD转换电路，其具有參照信号生成部，其生成随着时间经过而增大或减小的參照信号；比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时，结束比较处理；第I计数部，其将规定频率的时钟信号作为计数时钟进行计数，输出计数值；锁存部，其对从所述第I计数部输出的所述计数值进行锁存；以及锁存控制部，其在与所述比较处理结束相关的第I定时使所述锁存部有效，在使所述第I定时延迟规定时间后的第2定时使所述锁存部执行锁存，所述AD转换电路根据在所述锁存部中锁存的所述计数值，输出与所述模拟信号对应的数字数据。
2.—种AD转换电路，其具有參照信号生成部，其生成随着时间经过而增大或减小的參照信号；比较部，其对作为AD转换对象的模拟信号和所述參照信号进行比较，在所述參照信号相对于所述模拟信号满足规定条件的定时，结束比较处理；第I计数部，其将规定频率的时钟信号作为计数时钟进行计数，输出第I计数值；锁存部，其对从所述第I计数部输出的所述第I计数值进行锁存；第2计数部，其将构成从所述第I计数部输出的所述第I计数值的比特中的一个作为计数时钟进行计数，锁存第2计数值；以及锁存控制部，其在与所述比较处理结束相关的第I定时使所述锁存部有效，在使所述第I定时延迟规定时间后的第2定时使所述锁存部和所述第2计数部执行锁存，所述AD转换电路根据在所述锁存部中锁存的所述第I计数值和在所述第2计数部中锁存的所述第2计数值，输出与所述模拟信号对应的数字数据。
3.根据权利要求I或2所述的AD转换电路，其中，所述第2定时是与所述时钟信号同步的定吋。
4.ー种固体摄像装置，其具有摄像部，在该摄像部中，将根据所入射的电磁波的大小而输出像素信号的多个像素配置成矩阵状；以及权利要求I所述的AD转换电路，所述像素信号作为所述模拟信号被输入到所述AD转换电路，所述比较部、所述锁存部和所述锁存控制部按照所述摄像部的每I列或多列进行设置。
5.ー种固体摄像装置，其具有摄像部，在该摄像部中，将根据所入射的电磁波的大小而输出像素信号的多个像素配置成矩阵状；以及权利要求2所述的AD转换电路，所述像素信号作为所述模拟信号被输入到所述AD转换电路，所述比较部、所述锁存部、所述第2计数部和所述锁存控制部按照所述摄像部的每I列或多列进行设置。
全文摘要
本发明提供AD转换电路和固体摄像装置。比较部(109)对作为AD转换对象的模拟信号和随着时间经过而增大或减小的参照信号进行比较，在参照信号相对于模拟信号满足规定条件的定时，结束比较处理。第1计数部(18)，将规定频率的时钟信号作为计数时钟进行计数，输出计数值。锁存部(108)对从第1计数部(18)输出的计数值进行锁存。锁存控制部(105)在与比较处理结束相关的第1定时使锁存部(108)有效，在使第1定时延迟规定时间的第2定时使锁存部(108)执行锁存。
文档编号H03M1/12GK102832935SQ201210192020
公开日2012年12月19日 申请日期2012年6月11日 优先权日2011年6月14日
发明者萩原义雄 申请人:奥林巴斯株式会社