具有转变跟踪电路的交叉耦合式电平移位器的制作方法

电平移位器是将具有第一电压域中的高电压电平和低电压电平的输入信号转换为在第二电压域中具有高电压电平和低电压电平的输出信号的电子电路。虽然一些电平移位器可能具有对于低到高型电平移位器可能是有益的高增益特性，但是这种电平移位器可能由于固有的自负载特性而具有缺点，如低转换速度以及上升时间和下降时间之间的失配，这可能导致延迟和占空比的变化。这些缺点可能降低下游性能，其可使用由电平移位器生成的第二电压域中的一个或多个输出信号。因此，可以期望对由电平移位器生成的信号的后续修改而用以减轻自负载可能对占空比和延迟的影响、维持相同的操作频率或在其他方面改进性能。

技术实现要素：

在第一方面，转变跟踪电路可以包括：节点，在所述节点处生成输出信号；以及上拉和下拉电路，所述上拉和下拉电路耦合到所述节点。所述上拉和下拉电路可以被配置成用于接收第一输入信号和第二输入信号，其中，在多个时间段中的每一个时间段期间，所述第一输入信号和所述第二输入信号各自执行第一转变和第二转变，由所述第一输入信号执行的所述第一转变比由所述第二输入信号执行的所述第一转变更早发生，并且由所述第二输入信号执行的所述第二转变比由所述第一输入信号执行的所述第二转变更早发生。另外，所述上拉和下拉电路可以被配置成用于：响应于由所述第一输入信号执行的所述较早的第一转变而从低电平开始拉高在所述节点处生成的所述输出信号的振幅，以及响应于由所述第二输入信号执行的较早的第二转变而从高电平开始下拉在所述节点处生成的所述输出信号的所述振幅。

在第二方面中，一种生成输出信号的方法可以包括利用转变跟踪电路接收包括第一信号和第二信号的一对互补输入信号。在多个时间段中的每一个时间段的第一时间段部分期间，所述第一输入信号可以比所述第二输入信号执行第一上升转变更早地执行第一下降转变。在多个时间段中的每一个的第二时间段部分期间，第二输入信号可以比第一输入信号执行第二上升转变更早地执行第二下降转变。所述方法还可以包括：在所述转变跟踪电路的节点处生成具有在高电平和低电平之间转变的振幅的输出信号，其中，在所述节点处生成所述输出信号可以包括：响应于所述第一输入信号的第一下降转变和所述第二输入信号的第二下降转变而发起所述输出信号的所述振幅在高电平和低电平之间的转变。

在第三方面中，一种电平移位器系统可以包括电平移位器电路，所述电平移位器电路被配置成用于基于第一域中的输入信号而在第二域中生成一对互补信号。在多个时间段中的每一个时间段期间，所述对中的第一信号可以早于所述对中的第二信号执行第一上升转变来执行第一下降转变。另外，所述第二信号可以早于所述第一信号执行第二上升转变来执行第二下降转变。所述电平移位器系统还可以包括转变跟踪电路，所述转变跟踪电路被配置成用于生成具有在高电平和低电平之间转变的振幅的输出信号。所述转变跟踪电路可以被配置成用于生成所述输出信号从而使得所述输出信号的转变跟踪由所述第一输入信号执行的较早的第一下降转变以及由所述第二输入信号执行的较早的第二下降转变。

总之，转变跟踪电路可以被配置成用于生成具有对由转变跟踪电路接收的一对输入信号的较早转变进行跟踪的转变的输出信号。通过跟踪所述的较早的转变，由所述转变跟踪电路生成的输出信号可以具有彼此更紧密匹配的上升时间和下降时间，并且可以具有更平衡的占空比。另外，在基于初始输入信号(如到电平移位器系统的输入信号)生成所述第一信号和第二信号的情况下，与在这对输入信号之一和所述初始输入信号之间的上升转变和下降转变中的延迟相比，所述输出信号和所述初始输入信号之间的上升转变和下降转变的延迟可以更紧密地彼此匹配。

从本文的描述、所附权利要求书和附图，本说明书的这些和其他实施例、特征、方面和优点将变得更好理解。

附图说明

结合在本说明书中并且构成本说明书的一部分的附图示出了本发明的各种方面，并且与说明书一起用于解释其原理。在方便的任何地方，在整个附图中将使用相同的附图标记来指代相同或相似的元件。

图1是示例电平移位器系统的框图。

图2是由电平移位器生成的输入信号和一对互补输出信号的时序图。

图3是图2所示的输入信号和一对互补输出信号以及由图1的转变跟踪电路生成的输出信号的时序图。

图4是图1的示例转变跟踪电路的示例电路配置的电路示意图。

图5是示出互补信号之一的时序图，所述互补信号之一连同图3所示的所述互补信号中的另一个和所述输出信号一起被反转。

图6是图1的示例转变跟踪电路的另一个示例电路配置的电路示意图。

图7是图5所示的信号以及内部延迟信号的时序图。

图8是图1的示例转变跟踪电路的第三示例电路配置的电路示意图。

图9是由所述转变跟踪电路的不同示例电路配置生成的输出信号的不同曲线的时序图。

图10是具有比下降时间更早和/或更快的上升时间的一对互补信号的时序图。

图11是被配置成用于接收图10的互补信号的示例转变跟踪电路的示例电路配置的电路示意图。

图12是生成转变输出信号的示例方法的流程图。

图13是生成电平偏移输出信号的示例方法的流程图。

具体实施方式

对所描述和示出的实施例的各种修改和等同是可能的，并且本文定义的各种一般原理可以应用于这些和其他实施例。因此，要求保护的发明符合与本文公开的原理、特征和教导一致的最宽范围。

本说明书描述了转变跟踪电路，所述转变跟踪电路响应于对转变第一输入信号和第二输入信号的接收而生成转变输出信号，其中第一输入信号具有早于所述第二输入信号的上升转变的下降转变，并且其中所述第二输入信号具有早于所述第一输入信号的上升转变的下降转变。所述跟踪电路可以生成输出信号，使得所述输出信号的转变跟踪所述的较早的下降转变。例如，当生成输出信号时，所述跟踪电路可以响应于所述第一输入信号和所述第二输入信号之一的较早的下降转变而发起所述输出信号的上升转变，并且可以响应于所述第一信号或所述第二信号中的另一个的较早的下降转变而发起所述输出信号的下降转变。

图1是示例电平移位器系统100的框图，电平移位器系统100包括与输入电路104和转变跟踪电路106通信的电平移位器102。一般而言，电平移位器系统100可以被配置成用于将在第一域中在高电平与低电平之间转变的输入信号V输入转换为在第二域中在高电平与低电平之间转变的输出信号V输出。对于示例性电平移位器系统100，所述第一域可以包括高电压电平VDD核和低电压电平V接地核，并且所述第二域可以包括高电压电平VDDIO和低电压电平V接地IO。对于一些示例电平移位器应用，电平移位器系统100可以是低电平到高电平移位系统，因为所述第二域中的高电压电平VDDIO可以高于所述第一域中的高电压电平VDD核。另外，低电压电平V接地IO、V接地核都可以是在其各自的域中的接地参考电压。另外，对于一些实例电平移位器应用，所述第二域的高电压电平VDDIO可以包含多个电平，每个电平都高于所述第一域的高电压电平VDD核。作为示例，在某些时间或在一些操作期间，高电压电平VDDIO可以是第一高电压电平，并且在其他时间或在其他操作期间，高电压电平VDDIO可以是第二高电压电平，其中所述第二高电压电平高于所述第一高电压电平。示例性的第一高电压电平和第二高电压电平可以分别是1.8伏和3.3伏。所述第一域和第二域的各种电平都是可能的。

一般而言，电平移位器102可以是被配置成用于将第一域中的一个或多个输入信号转换为第二域中的一个或多个输出信号的任何电路。对于一些示例电路配置，如图1所示，电平移位器102可以是交叉耦合式电平移位器。交叉耦合式电平移位器102可以被配置成用于生成一对第一互补信号和第二互补信号VA和VAB。如图1所示，第一互补信号VA可以在耦合到p-型金属氧化物半导体(“PMOS“)晶体管MP0的漏极端子的节点A处生成，并且第二互补信号VAB可以在耦合到PMOS晶体管MP1的漏极端子的节点AB处生成。交叉耦合式电平移位器102可以被认为是”交叉耦合式“，因为PMOS晶体管MP1的栅极端子耦合到PMOS晶体管MP0的漏极并且被配置成用于接收第一互补信号VA，并且PMOS晶体管MP0的栅极端子耦合到PMOS晶体管MP1的漏极并且被配置成用于接收第二互补信号VAB。

-如图1所示，电平移位器102还可以包括与PMOS晶体管MP0并联连接的一对串联连接的PMOS晶体管MP2和MP4，以及与PMOS晶体管MP1并联连接的一对串联连接的PMOS晶体管MP3和MP5。可以将串联连接的PMOS晶体管对MP2、MP4和MP3、MP5添加到交叉耦合式电平移位器102，以使电平移位器102能够在所述第二域中生成处于不同高电平的一对第一互补信号和第二互补信号VA和VAB。如图1所示，PMOS晶体管MP2和MP3中的每一个可以具有接收信号VLV的栅极端子。-当电平移位器102要在所述第二域(例如3.3伏)中生成处于所述第二高电平的一对第一互补信号和第二互补信号VA和VAB时，信号VLV可以处于关断PMOS晶体管MP2、MP3的电平，以便去激活串联连接的PMOS晶体管对MP2、MP4和MP3、MP5。可替代地，当电平移位器102要在所述第二域(例如1.8伏)中生成处于所述第一高电平的一对第一互补信号和第二互补信号VA和VAB，信号VLV可以处于导通PMOS晶体管MP2、MP3的电平而使得串联连接的PMOS晶体管对MP2、MP4和MP3、MP5对可以被激活。

交叉耦合式电平移位器102还可以包括具有连接到节点A的漏极端子的n-型金属氧化物半导体(“NMOS“)晶体管MN0以及具有连接到节点AB的漏极端子的NMOS晶体管MN1。NMOS晶体管MN0、MN1的栅极端子可以被配置成用于接收作为输入的在所述第一域的高电平VDD核和低电平V接地核之间转变的互补输入信号VX、VXBar。

如图1所示，输入电路104可以被配置成用于基于输入信号V输入生成输入信号VX、VXBar，其也可以在所述第一域的高电平VDD核和低电平V接地核之间转变。输入电路104的示例配置可以包括一对反相器，包括第一反相器108和第二反相器110。第一反相器108可以被配置成用于接收输入信号V输入并生成第一个互补信号VXBar，并且将第一互补信号VXBar发送到NMOS晶体管MN0。第二反相器110可以被配置成用于接收第一互补信号VXBar，生成第二个互补信号VX，并且将第二互补信号VX发送到NMOS晶体管MN1。

由于其高增益特性，交叉耦合式电平移位器102可以是所需的低电平到高电平的移位器。然而，由于自负载而可能存在交叉耦合式电平移位器102的缺点。通过设计，NMOS晶体管MN0和MN1可以大于PMOS晶体管MP0-MP5。因此，NMOS晶体管MN0、MN1的自负载或固有电容可以包括慢转换速度以及由于在节点A和AB处生成的第一互补信号和第二互补信号VA和VAB的上升时间和下降时间之间的失配导致的占空比和延迟的大变化。信号的占空比通常可以指其中信号处于其高电平的信号的时期或周期的百分比。在特定的时序关系中，第一互补信号和第二互补信号VA和VAB可以比执行其上升转变更快地执行其下降转变。因此，第一互补信号和第二互补信号VA和VAB中的每一个可以比另一个执行其上升转变更快和/或更早地执行其下降转变。

图2示出了作为时间t的函数的输入信号V输入和第一互补信号和第二互补信号VA和VAB的示例振幅的时序图，示出了上升时间、下降时间和占空比的失配。输入信号V输入以及第一互补信号和第二互补信号VAB和VA的振幅可以在相应的高电压电平(在图2中表示为“高”)和相应的低电压电平(在图2中表示为“低”)之间转变。输入信号V输入的高电平和低电平可以在所述第一域中，即VDD核和V接地核，并且每个互补信号VAB、VAN的高电平和低电平可以在所述第二域中，即VDDIO和V接地IO。

信号V输入、VA、VAB中的每一个可以在多个周期期间转变。图2示出了对应于单个周期的时间段T，在所述时间段T期间，互补信号VA和VAB中的每一个可以通过一个上升转变和一个下降转变而循环。当所述振幅从低电平转变为高电平时，可以发生上升转变。当所述振幅从高电平转变到低电平时，可以发生下降转变。如本说明书中所使用的，周期可以指代或对应于信号执行上升转变和下降转变的时间段。例如，信号可以在当前周期期间执行上升转变和下降转变，然后在下一个周期期间执行下一个上升转变和下降转变。在顺序的周期期间经过的时间段可以彼此相同或不同。因此，如本文所使用的，术语“周期”不一定指代或意味着信号是周期性的或以相关联的频率振荡。

另外，如图2所示，第一互补信号和第二VA和VAB可以彼此反向跟踪，因为第一互补信号VA可以在第二互补信号VAB执行下降转变的大约相同的时间执行上升转变，反之亦然。也就是说，在时间段T的第一部分T0期间，第一互补信号VA可以执行上升转变，并且第二互补信号VAB可以执行下降转变。此外，在第二部分T1期间，第一互补信号VA可以执行下降转变，并且第二互补信号VAB可以执行上升转变。

然而，在第一部分T0和第二部分T1中的每一个期间，第一互补信号和第二互补信号VA和VAB的第一上升和下降转变可能不会完全相反地彼此跟踪。也就是说，在第一部分和第二部分T0、T1中的每一个期间，信号VA、VAB之一可以在另一个之前执行其转变。在特定的时序关系中，在第一部分和第二部分T0、T1中的每一个期间，执行其下降转变的信号可以早于另一个信号执行其上升转变而执行其下降转变。如图2所示，在第一部分T0期间，在第一互补信号VA执行其上升转变之前，第二互补信号VAB可以执行其下降转变，并且在第二部分T1期间，在第二互补信号VAB执行其上升转变之前，第一互补信号VA可以执行其下降转变。

对于使用电平移位器102的其他示例电平移位器系统，互补信号VA或VAB之一可以用于下游处理。然而，由于上升时间和下降时间的失配，第一互补信号VA或第二互补信号VAB都不具有匹配或至少位于输入信号V输入的占空比的所需百分比内的占空比，其可以具有目标占空比或所需的占空比，如50％的占空比。

占空比失配的指示可以是当第一互补信号和第二VA、VAB中的每一个相对于输入信号V输入执行其转变时执行它们各自的转变时引起的不同延迟。例如，取第一互补信号VA和输入信号V输入，与从输入信号V输入执行其下降转变到第一互补信号VA执行其下降转变时的延迟相比，从输入信号V输入执行其上升转变时到第一互补信号VA执行其上升转变时的延迟可以变化相当大。延迟的这种差异可以提供可能不合需要的第一互补信号VA的占空比，特别是对于拐角情况。类似地，取第二互补信号VAB和输入信号V输入，与从输入信号V输入执行其下降转变到第二互补信号VAB执行其上升转变时的延迟相比，从输入信号V输入执行其上升转变时到第二互补信号VAB执行其下降转变时的延迟可以变化相当大。延迟的这种差异可以提供可能不合需要的第二互补信号VAB的占空比，特别是对于拐角情况。

占空比和延迟的这种失配可能降低使用第一互补信号和互补信号第二VA、VAB中的任一个或两者用于后续处理的下游电路的性能。为了改善所述延迟和占空比，电平移位器系统100可以包括转变跟踪电路106，其可以接收第一互补信号和第二互补信号VA和VAB并生成输出信号V输出，使得输出信号V输出的上升转变和下降转变跟踪第一互补信号和第二互补信号VA和VAB中的每一个的较快和/或较早的下降转变。换句话说，所述转变跟踪电路可以通过在检测到较早的下降转变时开始输出信号V输出的下降转变或上升转变来响应和/或“选择”较快和/或较早的下降转变。所得到的输出信号V输出可以具有更紧密地匹配输入信号V输入的占空比的占空比，并且与由电平移位器电路102生成的输出信号VA和VAB的上升时间和下降时间相比具有更紧密地彼此匹配的上升时间和下降时间。

利用转变跟踪电路106，电平移位器系统100可以输出由转变跟踪电路106生成的输出信号V输出用于下游处理，而不是信号VA或VAB中的任一个。在这种意义上，所述转变跟踪电路可以被认为是电平移位器的第二级。所述第一级可以是电平移位器102，其将第一域中的输入互补信号VX、VXbar转换为第二域中的输出互补信号VA、VAB，并且所述第二级可以是转变跟踪电路106，所述转变跟踪电路跟踪互补信号VA、VAB的较快和/或较早的下降转变以在第二域中生成输出信号V输出。参考图3更详细地描述了由转变跟踪电路106生成输出信号V输出。

图3示出了如图2所示的输入信号V输入、第一输入信号和第二输入信号VA、VAB的示例振幅的时序图，以及进一步根据时间t的由转变跟踪电路106接收并生成的输出信号V输出。与互补信号VA、VAB一样，输出信号V输出的振幅可以在相应的高电压电平和相应的低电压电平(在图2中表示为“低”)之间转变。输出信号V输出的高电平和低电平可以处于第二域中。

当第一互补信号和第二互补信号VA、VAB执行转变(上升或下降)时，存在转变开始时的开始时间和转变结束时的结束时间。除了开始时间和结束时间之外，还可以存在振幅处于阈值电平VTH的响应时间，其使得转变跟踪电路106的部件接收在阈值电平VTH处的互补信号VA或VAB之一以改变或更改其对互补信号VA或VAB的响应。例如，如以下更详细地描述的，转变跟踪电路100的部件可以包括接收互补信号VA或VAB之一的开关。所述响应时间可以是在振幅达到阈值电平VTH的转变期间的时间，使得所述开关导通或关断。所述响应时间可以在结束时间之前的转变期间发生，如图3所示，或者可以与结束时间同时发生，这取决于转变跟踪电路100的部件及其相应的特性。如本文所使用的，并且除非另有明确描述，当它们各自的振幅达到使得部件接收第一互补信号或第二互补信号VA、VAB以改变其对相应的第一或第二互补信号VA、VAB的响应的阈值电平VTH时，可以认为第一互补信号和第二互补信号VA、VAB“执行转变”(上升或下降)。

再次如图3所示，在时间段T期间，第二互补信号VAB可以在时间t1早于第一互补信号VA执行其在时间t2发生的上升转变而执行其下降转变。另外，在第一输入信号VAB执行其在时间t4发生的上升转变之前，第一互补信号VA可以执行其在时间t3发生的下降转变。

转变跟踪电路106可以生成输出信号V输出，使得输出信号V输出响应于两个转变中较早的转变而开始转变。也就是说，转变跟踪电路106可以被配置成用于生成输出信号V输出，使得输出信号V输出的转变跟踪较早的转变并且与第一互补信号和第二互补信号VA、VAB的稍后的转变无关。

例如，如图3所示，响应于第二互补信号VAB在时间t1执行较早的下降转变，输出信号V输出可以开始上升转变。即使第一互补信号VA仍然处于其低电平和/或尚未执行其在稍后时间t2发生的上升转变，输出信号V输出也可以开始其上升转变。在这点上，转变跟踪电路106可以响应于在时间t1的第二互补信号VAB的较早的下降转变的执行而开始输出信号V输出的上升转变，并且与在时间t2处的第一互补信号VA的稍后的上升转变无关。

类似地，响应于第一互补信号VA在时间t3执行较早的下降转变，输出信号V输出可以开始下降转变。即使第二互补信号VAB仍然处于其低电平和/或尚未执行其在稍后时间t4处发生的上升转变，输出信号V输出可以开始其下降转变。在这点上，转变跟踪电路106可以响应于在时间t3的第一互补信号VA的较早的下降转变的执行并与第二互补信号VAB在时间t4的稍后的上升转变无关而开始输出信号V输出的下降转变。

通过跟踪较早的下降转变而不是第一互补信号和第二互补信号VA、VAB的稍后的上升转变和/或与其无关，可以生成输出信号V输出以使占空比更紧密地匹配输入信号V输入的占空比。在图3中，输入信号V输入具有处于或相对接近50％的占空比，并且第一互补信号和第二VA、VAB中的每一个都具有显著低于50％的占空比(即它们各自的振幅都处于比其处于高电平时更长的低电平)。通过跟踪互补信号VA、VAB的较早的下降转变，转变跟踪电路106可以生成输出信号V输出以使占空比与所述第一互补信号或第二互补信号VA、VAB之一的占空比相比更紧密地匹配输入信号V输入的50％占空比。另外，与第一互补信号VA和第二互补信号VAB的上升时间和下降时间相比，输出信号V输出的上升时间和下降时间可以更紧密地彼此匹配。

图4示出了转变跟踪电路106的示例电路配置400的电路示意图。示例电路配置400可以包括输出节点B，在输出节点B处生成并输出输出信号V输出。示例电路配置400还可以包括上拉和下拉电路，所述上拉和下拉电路包括各自连接到或关联到输出节点B的上拉电路402和下拉电路404。上拉电路402可以被配置成用于响应于第二互补信号VAB的较早下降转变而将输出信号V输出上拉到其高电平。下拉电路404可以被配置成用于响应于第一互补信号VA的较早的下降转变而将输出信号V输出下拉到其低电平。

如图4所示，示例电路配置400还可以包括被配置成用于从电平位移器102接收第一互补信号VA的反相器电路406。基于第一互补信号VA，反相器电路406可以生成并输出反相第一互补信号VAN。图4示出了被配置成用于包括PMOS晶体管MP6和NMOS晶体管MN2的推拉式或图腾柱式电路的反相器电路406，但是反相器电路406的其他电路配置也是可能的。

上拉电路402可以被配置成用于在上拉模式和浮置模式下操作。在上拉模式中，上拉电路402可以被配置成用于将输出信号V输出上拉和/或维持在其高电平。在浮置模式中，上拉电路402可以不操作为上拉输出信号V输出和/或可以防止上拉输出信号V输出。

如图4所示，上拉电路402可以包括被配置成用于导通和关断的第一PMOS晶体管MP7。第一PMOS晶体管MP7可以具有连接到电压VDDIO的源极端子和连接到输出节点B的漏极端子。第一PMOS晶体管MP7还可以具有栅极端子，其可以是用于示例电路配置400的第一输入端子并且被配置成用于接收第一输入信号VAB。当第一输入信号VAB处于其高电平或处于至少大于其阈值电压VTH的电平时，第一PMOS晶体管MP7可以关断。当第一输入信号VAB处于或低于其阈值电平VTH时，PMOS晶体管MP7可以导通。

上拉电路402还可以包括与第一PMOS晶体管MP7并联连接的第二PMOS晶体管MP8。如图4所示，第二PMOS晶体管MP8可以被配置成用于在其栅极端子处接收反相第一互补信号VAN。另外，与第一PMOS晶体管MP7类似，第二PMOS晶体管MP8可以使其源极端子连接到源极电压VDDIO，并且使其漏极端子连接到生成并输出输出电压V输出的输出节点B。

通过彼此并联连接，第一PMOS晶体管和第二PMOS晶体管MP7、MP8可以被配置成用于彼此独立地上拉输出信号V输出。因此，当第一PMOS晶体管和第二PMOS晶体管MP7、MP8中的一个或两者导通时，上拉电路402可以被配置成用于上拉模式以上拉输出信号V输出的电平。或者，当第一PMOS晶体管和第二PMOS晶体管MP7、MP8都关断时，上拉电路402可以被配置成用于浮置模式。

此外，对于一些示例配置，第一PMOS晶体管和第二PMOS晶体管MP7、MP8中的一个可以比另一个“更强”，因为更强的PMOS晶体管可以吸取更多的电流，具有更大的栅极宽度和/或比较弱的PMOS晶体管更快地上拉输出信号V输出到其高电平比。对于其他示例配置，第一PMOS晶体管和第二PMOS晶体管MP7、MP8的强度可以大致相等。

下拉电路404可以被配置成用于在下拉模式和浮置模式下操作。在所述下拉模式中，下拉电路404可以被配置成用于将输出信号V输出下拉和/或维持在其低电平。-在浮置模式下，下拉电路404可以不操作为下拉输出信号V输出和/或可防止下拉输出信号V输出。

如图4所示，下拉电路404可以包括第一NMOS晶体管MN3以及与第一NMOS晶体管MN3并联连接的第二NMOS晶体管MN4。第一NMOS晶体管和第二NMOS晶体管MN3、MN4中的每一个都可以具有连接到输出节点B的漏极端子和连接到接地参考电压V接地IO的源极端子。另外，第一NMOS晶体管MN3可以具有被配置成用于接收反相第一互补信号VAN的栅极端子，并且第二NMOS晶体管MN4可以具有被配置成用于接收第二互补信号VAB的栅极端子。第一NMOS晶体管MN3可以被配置成用于当反相第一互补信号VAN达到或超过其阈值电平VTH时导通，并且可以被配置成用于当反相第一互补信号VAN低于其阈值电平VTH时关断。第二NMOS晶体管MN4可以被配置成用于当第二互补信号VAB达到或超过其阈值电平VTH时导通，并且可以被配置成用于当第二互补信号VAB低于其阈值电平VTH时关断。

通过彼此并联连接，第一NMOS晶体管和第二NMOS晶体管MN3、MN4可以被配置成用于彼此独立地下拉输出信号V输出。因此，当第一NMOS晶体管和第二NMOS晶体管MN3、MN4中的一个或两者导通时，下拉电路404可以被配置成用于下拉模式以下拉输出信号V输出的电平。可替代地，当第一NMOS晶体管和第二NMOS晶体管MN3、MN4都关断时，下拉电路404可以被配置成用于浮置模式。

此外，对于一些示例配置，第一NMOS晶体管和第二NMOS晶体管MN3、MN4之一可以比另一个“更强”，因为更强的NMOS晶体管可以吸取更多的电流，具有更大的栅极宽度和/或比较弱的NMOS晶体管更快地下拉输出信号V输出到其低电平比。对于其他示例配置，第一NMOS晶体管和第二NMOS晶体管MN3、MN4的强度可以大致相等。

此外，第一PMOS晶体管MP7和第一NMOS晶体管MN3可以形成串联连接的晶体管的第一路径和/或是其一部分，并且第二PMOS晶体管MP8和第二NMOS晶体管MN4可以形成串联连接的晶体管的第二路径和/是其一部分。所述第一路径和所述第二路径中的每一个可以是电路配置400的前向路径或输入到输出的路径的一部分，并且因此串联连接的晶体管的第一路径和第二路径可以分别被称为第一前向路径和第二前向路径。另外，对于其中PMOS晶体管MP7、MP8中的一个比另一个更强并且NMOS晶体管MN3、MN4中的一个比另一个更强的配置，更强的PMOS和NMOS晶体管可以是相同路径的一部分，并且较弱的PMOS和NMOS晶体管可以是相同路径的一部分。对于图4所示的示例电路配置400，PMOS晶体管MP7和NMOS晶体管MN3可以是更强的晶体管并形成更强的第一前向路径，并且PMOS晶体管MP8和NMOS晶体管MN4可以是较弱的晶体管并形成较弱的第二前向路径。如以下进一步详细解释的，较强的第一前向路径可以是用于上拉和下拉输出信号V输出的电平的晶体管的主要路径。较弱的第二前向路径可以辅助较强的第一路径上拉或下拉输出信号V输出的电平和/或可以用作控制锁存器，所述控制锁存器在较强的第一前向路径相对于输出节点B浮置的情况下将输出信号V输出的电平维持在其高电平或低电平。

参考图5进行示例电路配置400的上拉电路和下拉电路402、404的操作以生成输出信号V输出，图5示出了第二互补信号VAB、反相第一互补信号VAN和输出信号V输出的振幅的时序图。在先前时间段Tp期间的初始时间t0，信号VAB、VAN中的每一个可以处于它们各自的高电平。因此，第一PMOS晶体管和第二PMOS晶体管MP7、MP8可以关断，将上拉电路402配置为浮置模式，并且第一NMOS晶体管和第二NMOS晶体管MN3、MN4可以导通，将下拉电路404配置为下拉模式。在上拉电路402处于浮置模式且下拉电路404处于下拉模式的情况下，输出信号V输出可被下拉至其低电平，如图5所示。

在时间t1，第二互补信号VAB可以执行下降转变，其可以导通第一PMOS晶体管MP7并关断第二NMOS晶体管MN4。因此，上拉电路402可以从被配置成用于浮置模式改变为上拉模式。另外，在时间t1，反相第一互补信号VAN可能尚未执行其下降转变，因此第一NMOS晶体管MN3可以保持导通，从而保持下拉电路404处于下拉模式。因此，在时间t1，上拉电路402可以处于其上拉模式，将输出信号V输出的电平上拉到其高电平，而下拉电路404可以处于其下拉模式，将输出信号V输出的电平下拉到其低电平。上拉电路402和下拉电路404同时处于其各自的上拉模式和下拉模式可以被称为上拉电路402和下拉电路404之间的争用。所述上拉电路和下拉电路之间的争用可能导致输出信号V输出的电平处于其高电平和低电平之间的某处。由于输出信号V输出在t1之前处于其低电平，因此在第一PMOS晶体管MP7导通的t1处，输出信号V输出的电平可以开始增加，如图5所示。因此，当第二互补信号VAB执行较早的下降转变时，示例电路配置400可以通过将输出信号V输出的电平从低电平开始增加而进行响应，而与尚未执行其稍后的上升转变的第一互补信号VA无关。

在时间t2，反相第一互补信号VAN可以执行稍后的下降转变，这样可以关断第一NMOS晶体管MN3并且导通第二PMOS晶体管MP8。此外，在时间t2，第一输入信号VAB低于其阈值电平VTH，并且因此第一PMOS晶体管MP7保持导通且所述第二NMOS晶体管保持关断。因此，在第一NMOS晶体管MN3和第二NMOS晶体管MN4都关断的情况下，下拉电路404可以被配置成用于浮置模式。此外，上拉电路402可以在第一NMOS晶体管和第二NMOS晶体管MP7、MP8都导通的情况下保持上拉。因此，在时间t2，上拉电路402可以继续将输出信号V输出的电平上拉到高电平，而不与下拉电路404争用。

第一输入信号和第二输入信号VAB、VAN可以保持在其各自的低电平，并且输出信号V输出可以保持在其高电平，直到第二输入信号VAN执行较早的上升转变的时间t3。作为响应，第一NMOS晶体管MN3可以导通，并且第二PMOS晶体管可以关断。在第一NMOS晶体管MN3导通的情况下，下拉电路404可以从浮置模式变为下拉模式。另外，在时间t3，第一输入信号VAB可能还没有执行其上升转变，并且因此即使第二PMOS晶体管MP8可能关断，第一PMOS晶体管MP7仍然可能导通，并且因此上拉电路402可以保持在上拉模式。因此，在时间t3，上拉电路和下拉电路402、404可以处于争用状态，使得输出信号V输出的电平开始从其高电平减小到输出信号V输出的高电平和低电平之间的电平，如图5所示。因此，当第一互补信号VA执行其较早的下降转变(并且反相第一互补信号VAB执行较早的上升转变)时，示例电路配置400可以通过使输出信号V输出的电平开始从高电平降低而进行响应，而与第二互补信号VAB尚未执行其稍后的上升转变无关。

在时间t4，第二互补信号VAB可以执行稍后的上升转变。作为响应，第一PMOS晶体管MP7可以关断，并且第二NMOS晶体管MN4可以导通。另外，在时间t4，反相第二输入信号VAN可仍然高于其阈值电压VTH，因此第一NMOS晶体管MN3仍然可以导通，并且第二PMOS晶体管MP8仍然可以关断。在第一NMOS晶体管和第二NMOS晶体管MP7、MP8都关断的情况下，上拉电路402可以处于浮置模式。另外，在第一NMOS晶体管和第二NMOS晶体管MN3、MN4都导通的情况下，下拉电路404可以保持在下拉模式。因此，在时间t4，下拉电路404可以继续将输出信号V输出的电平下拉到低电平，而不与上拉电路402争用。

在时间t4之后，第一输入信号和第二输入信号VAB、VAN可以处于相应的高电平，并且输出信号V输出可以在所述时间段的剩余时间(即时间段T)中处于其低电平，直到第二互补信号VAB开始执行其较早的下降转变时的时间t5的下一个周期。

返回参考图4，从晶体管MP7、MP8、MN3、MN4被配置成用于“混合”从电平移位器102输出的第一互补信号和第二互补信号VA、VAB的较早的下降变换以生成输出信号V输出的意义上说，形成所述第一和第二路径的第一PMOS晶体管和第二PMOS晶体管MP7、MP8和第一NMOS晶体管和第二NMOS晶体管MN3、MN4可以被称为“混频器”电路。

图6示出了转变跟踪电路100的另一个示例电路配置600。类似于示例电路配置400，示例电路配置600可以包括上拉电路和下拉电路602、604以及反相器电路606。反相器电路606可以被配置成用于接收并反转第一互补信号VA以生成反相第一互补信号VAN。上拉电路和下拉电路602、604可以被配置成用于响应于第一互补信号和第二互补信号VA、VAB的较早的下降转变而分别上拉和下拉输出信号V输出。

另外，类似于上拉电路和下拉电路402、404，上拉电路602可以包括与第二PMOS晶体管MP8并联连接的第一PMOS晶体管MP7，并且下拉电路604可以包括与第二NMOS晶体管MN4并联连接的第一NMOS晶体管MN3。第一PMOS晶体管MP7和NMOS晶体管MN3可以是较强的晶体管，并且是串联连接的晶体管的第一路径的一部分。第二PMOS晶体管MP8和第二NMOS晶体管MN4可以是较弱的晶体管，并且是串联连接的晶体管的第二路径的一部分。此外，第一PMOS晶体管MP7和第二NMOS晶体管MN4可以被配置成用于在其各自的栅极端子处接收第二互补信号VAB。第二PMOS晶体管MP8和第一NMOS晶体管MN3可以被配置成用于在其各自的栅极端子处接收反相第一互补信号VAN。

示例电路配置600可以包括除了第一PMOS晶体管和第二PMOS晶体管MP7、MP8以及第一NMOS晶体管和第二NMOS晶体管MN3、MN4之外的电路，这样与图4的上拉电路和下拉电路402、404之间的争用相比可以减少上拉电路和下拉电路602、604之间的争用。具体地，下拉电路604还可以包括与第一NMOS晶体管MN3串联连接的第三NMOS晶体管MN5。更详细地，对于图6所示的示例配置，第三NMOS晶体管MN5可以具有连接到第一NMOS晶体管MN3的源极端子的漏极端子以及连接到接地参考电压V接地IO的源极端子。通过与第一NMOS晶体管MN3串联连接，第三NMOS晶体管MN5可以是串联连接的晶体管的第一路径的一部分。

另外，通过彼此串联连接，第一NMOS晶体管和第三NMOS晶体管MN3、MN5可以被配置成用于当第一NMOS晶体管和第三NMOS晶体管MN3、MN5都导通时将输出信号V输出下拉到其低电平。可替代地，当第一NMOS晶体管和第三NMOS晶体管MN3、MN5中的一个或两者关断时，第一NMOS晶体管和第三NMOS晶体管MN3、MN5的串联连接可以是浮置的并且被配置成用于不下拉输出信号V输出。另外，在第二NMOS晶体管MN4与第一NMOS晶体管和第三NMOS晶体管MN3、MN5的串联连接并联连接的情况下，下拉电路604可以在第一NMOS晶体管和第三NMOS晶体管MN3、MN5的串联连接导通或第二NMOS晶体管MN4导通时被配置成用于处于下拉模式。可替代地，当第一NMOS晶体管和第三NMOS晶体管MN3、MN5和第二NMOS晶体管MN4的串联连接都关断时，下拉电路604可以被配置成用于浮置模式。

另外，如图6所示，第二NMOS晶体管MN5可以具有被配置成用于响应于输出信号V输出的延迟版本VCNT而接收和导通及关断的栅极端子。示例电路配置600还可以包括被配置成用于生成输出信号V输出的延迟版本VCNT的延迟电路608。延迟电路608可以具有连接到输出节点B并被配置成用于接收输出信号V输出的输入610。响应于接收到输出信号V输出，延迟电路608可以被配置成用于在其输出612处生成并输出输出信号V输出的延迟版本VCNT。在一个示例配置中，延迟电路608可以包括反相器(输入V)的链，每个反相器在生成反相输出时都具有相关联的延迟或等待时间。延迟电路608的总延迟可以是和/或对应于所述链中的反相器的各个延迟的总和。

对于图6所示的示例配置，所述反相器链可以包括被配置成用于接收输出信号V输出的第一反相器614以及被配置成用于从第一反相器614接收反相输出的第二反相器616。第二反相器616的反相输出可以是延迟电路608的延迟输出信号VCNT。延迟电路406的其他示例配置可以包括多于两个的反相器。然而，通常，反相器的数量可以是偶数，使得延迟输出信号VCNT直接跟踪输出信号V输出。也就是说，当输出信号V输出执行上升转变时，延迟输出信号VCNT的下一个转变是上升转变，并且当输出信号V输出执行下降转变时，延迟输出信号VCNT的下一个转变是下降转变。在延迟电路608的其他示例配置中，除了反相器链之外或除反相器链之外的电路可以用于生成并输出输出信号V输出的延迟版本VCNT。

参考图7(是图5的时序图)进行示例电路配置600的操作，示出了第二互补信号VAB、反相第一互补信号VAN和输出信号V输出的振幅，如图5所示，并且进一步示出根据时间t的延迟输出信号VCNT的振幅。

在先前的时间段Tp期间的初始时间t0，在第二互补信号VAB开始下降转变的循环开始(即时间段T)之前不久，第二互补信号VAB和反相第一互补信号VAN可能处于各自的高电平。输出信号V输出可以处于其低电平。延迟输出信号VCNT也可以处于其低电平。第一PMOS晶体管和第二PMOS晶体管MP7、MP8中的每一个可以关断，因此上拉电路402可以处于浮置模式。第一NMOS晶体管MN3可以导通，第三NMOS晶体管MN5可以关断，并且第二NMOS晶体管MN4可以导通。因此，下拉电路604可以处于下拉模式，从而将输出电压V输出下拉至其低电平。此外，由于第一PMOS晶体管MP7和第三NMOS晶体管MN5关断，所以输出节点B可以相对于第一路径浮置。此外，由于第二PMOS晶体管MP8可以关断且第二NMOS晶体管MN4可以导通，所以所述第二路径可以进行操作以将输出信号V输出下拉和/或维持在其低电平。

在时间t1，第二互补信号VAB可以执行较早的下降转变。作为响应，第一PMOS晶体管MP7可以导通，从而将上拉电路602配置为上拉模式。另外，第二PMOS晶体管MN4可以关断，从而将下拉电路404配置为浮置模式。参考所述第一路径，即使第一NMOS晶体管MN3导通，由于第三NMOS晶体管MN5关断，因此可能在第一路径中没有争用。参考所述第二路径，第二PMOS晶体管MP8和第二NMOS晶体管MN4都可以关断，并且因此输出节点B可以相对于第二路径浮置。因此，响应于时间t1处的第二互补信号VAB的较早的下降转变，上拉电路602可以开始上拉输出信号V输出，而没有来自下拉电路604争用。在没有来自下拉电路604的争用的情况下，上拉电路602可以比争用更快地上拉输出信号V输出。

在时间t2，反相第一互补信号VAN可以执行稍后的下降转变。作为响应，第二PMOS晶体管MP8可以导通，并且第一NMOS晶体管MN3可以关断。上拉电路602和下拉电路604可以保持在其各自的上拉模式和浮置模式中，并且输出信号V输出可以继续上升到其高电平。

在时间t3，延迟输出信号VCNT可以根据延迟电路606的延迟开始上升。在时间t4，延迟输出信号VCNT可以达到阈值电平VTH以导通第三NMOS晶体管MN5。然而，第一NMOS晶体管MN3可以保持关断，并且因此第一NMOS晶体管和第三NMOS晶体管MN3、MN5的串联连接可以相对于输出节点B保持浮置。

如图7所示，延迟输出信号VCNT直到时间t4之后才达到其阈值电平VTH，时间t4发生在反相第一互补信号VAN执行其稍后的下降转变的时间t2之后。如果延迟输出信号VCNT在时间t2之前增加到其阈值电平VTH，则第一NMOS晶体管和第三NMOS晶体管MN3、MN5都将导通，从而与所述第一路径中的第一PMOS晶体管MP7产生争用。为了避免在时间t1和t2之间的所述第一路径中的争用，延迟电路608具有延迟，使得延迟输出信号VCNT不增加到其阈值电平VTH以导通第三NMOS晶体管MN5，直到反相第一互补信号VAN执行其下降转变。

在时间t5，反相第一互补信号VAN可以执行其较早的上升转变。作为响应，第二PMOS晶体管MP8可以关断，并且第一NMOS晶体管MP3可以导通。然而，在时间t5，第二互补信号VAB仍然处于其低电平，因此第一PMOS晶体管MP7可以保持导通。因此，上拉电路602可以保持在上拉模式。此外，当第一NMOS晶体管MP3导通时，第一NMOS晶体管MN3和第三NMOS晶体管MN5都导通，因此下拉电路604可以处于下拉模式。因此，在时间t5，在上拉电路602和下拉电路604之间可能存在争用。关于所述第一路径和第二路径，输出节点B可以相对于所述第一路径处于争用中，并且可以相对于所述第二路径浮置。由于在反相第一互补信号VAN在时间t5执行其较早的上升转变之前输出信号V输出处于其高电平，所以输出信号V输出可开始降低到其高电平和低电平之间的电平。另外，第一NMOS晶体管MN3和第三NMOS晶体管MN5的串联连接可以进行操作，以与仅有第一NMOS晶体管MN3包括在所述第一路径中以下拉输出信号V输出相比更迅速和/或更快地下拉输出信号V输出。因此，即使在时间t5存在争用，但是将第三NMOS晶体管MN5添加到下拉电路604可以减少争用量。

在时间t6，第一输入信号VAB可以执行其稍后的上升转变。作为响应，第一PMOS晶体管MP7可以关断，从而将上拉电路602配置为浮置模式。此外，第二NMOS晶体管MN4可以导通，并且下拉电路604可以保持处于下拉模式。由于第一PMOS晶体管MP7关断，可以在时间t6在所述第一路径中去除争用，并且由于第二NMOS晶体管MN4导通而使所述第二路径可能有助于将输出信号V输出下拉和/或维持在其低电平上。

在时间t7，延迟输出信号VCNT可以根据由延迟电路608设置的延迟开始其下降转变。在时间t8，延迟输出信号VCNT可以降低超过其阈值电平VTH，这样可以关断第三NMOS晶体管MN5。在第三NMOS晶体管MN5关断的情况下，输出节点B可以相对于所述第一路径浮置。然而，由于第二NMOS晶体管MN4仍然导通，因此所述第二路径可以进行操作以将输出信号V输出维持在其低电平。可以设置延迟电路608的延迟，使得延迟输出信号VCNT不关断第三NMOS晶体管MN5，直到第二NMOS晶体管MN4在时间t6导通之后。以这种方式，当第三NMOS晶体管MN5关断时，下拉电路604可以保持在下拉模式。相反地，如果延迟电路608的延迟被设置为使得第三NMOS晶体管MN5在第二NMOS晶体管MN4导通之前关断，则将存在从当第三NMOS晶体管MN5关断时到当第二NMOS晶体管MN4导通而下拉电路604被配置成用于浮置模式时的时间段，并且因此不能将输出信号V输出抑制在其低电平。

反相第一互补信号VAN、第二互补信号VAB、输出信号V输出和延迟输出信号VCNT可以保持在其各自的电平，直到下一个周期，此时第一输入信号VAB在时间t9执行下一个较早的下降转变。

鉴于参考图7所描述的示例电路配置600的操作，可以将第三NMOS晶体管MN5添加到下拉电路604以在信号VAB、VAN之一执行其转变而另一个没有执行其转变的周期的那些部分期间减少上拉电路和下拉电路602、604之间的争用。然而，因为第三NMOS晶体管MN5的添加可以导致输出节点B在下一个周期之前相对于第一路径浮置，所以所述第二路径的第二PMOS晶体管MP8和第二NMOS晶体管MN4用作控制锁存器以将输出信号V输出维持在其低电平，直到第二互补信号VAB在时间t9执行其下一个下降转变。

另外，延迟电路608可以设置有足够的延迟，使得当第二互补信号VAB执行其较早的下降转变时在所述第一路径中没有争用，并且使得输出节点B相对于所述第一路径不浮置，直到所述第二路径将节点B处的输出信号V输出维持在其低电平。从设计的角度来看，延迟电路608可以被设计为具有的延迟大于第二互补信号VAB的下降时间和反相第一互补信号VAN的下降时间之间的差以及在第二互补信号VAB的上升时间和反相第一互补信号VAB的上升时间之间的差的最大值。

此外，如前所述，从晶体管MP7、MP8、MN3、MN4被配置成用于“混合”从电平移位器102输出的第一互补信号和第二互补信号VA、VAB的较早的下降变换以生成输出信号V输出的意义上说，形成所述第一和第二路径的第一PMOS晶体管和第二PMOS晶体管MP7、MP8和第一NMOS晶体管和第二NMOS晶体管MN3、MN4可以被称为“混频器”电路。对于示例电路配置600，在“转变感测电路”可以被配置成用于“感测”所述转变以去除或至少减少上拉电路602和下拉电路604之间的争用的意义上，第三NMOS晶体管MN3和延迟电路608可以被称为“转变感测电路”。

图8示出了转变跟踪电路106的第三示例电路配置800。类似于示例电路配置400和600，示例电路配置800可以包括上拉电路802、下拉电路804、反相器电路806和延迟电路808。下拉电路804可以具有与下拉电路604相同的配置，因为其具有与第一NMOS晶体管和第三NMOS晶体管MN3和MN5的串联连接并联连接的第二NMOS晶体管MN4。另外，反相器电路806可以具有与反相器电路606相同的PMOS和NMOS晶体管MP6、MN2的配置，并且延迟电路808可以具有与延迟电路608相同的反相器814、816的链。

上拉电路802可以与上拉电路602的不同之处在于上拉电路802可以包括与第一PMOS晶体管MP7串联连接的第三PMOS晶体管MP9。具体地，第三PMOS晶体管MP9的源极端子可以连接到源极电压VDDIO，并且第三PMOS晶体管MP9的漏极端子可以连接到第一PMOS晶体管MP7的源极端子。此外，第三PMOS晶体管的栅极端子可以连接到延迟电路806的输出，并且被配置成用于接收延迟输出信号VCNT。

因此，用于示例电路配置800的串联连接的晶体管的第一路径可以包括第三PMOS晶体管MP9、第一PMOS晶体管MP7、第一NMOS晶体管MN3和第二NMOS晶体管MN5。用于示例电路配置600的第二路径可以与用于示例电路配置600的第二路径相同，并且包括第二PMOS晶体管MP8和第二NMOS晶体管MN4。

返回参考图7的时序图，示例电路配置800可以与示例电路配置600类似地操作，除了在时间t4，当延迟输出信号VCNT增加到其阈值电平VTH时，第三PMOS晶体管MP9可以关断，这样转而可以导致输出节点B相对于晶体管MP9、MP8、MN3、MN5的第一路径浮置。此外，在时间t5，当反相互补信号VAN执行较早的上升转变并且第一NMOS晶体管MN3导通时，被关断的第三PMOS晶体管MP9可以移除由于第一PMOS晶体管MP7被导通而导致的所述第一路径中的争用。因此，通过在所述第一路径中包括第三PMOS晶体管MP9并将其配置为接收延迟输出信号VCNT，可以对于在时间t1处的第二互补信号VAB的较早的下降转变和在时间t5处的第一互补信号VA的较早的下降转变(以及反相第一互补信号VAN的较早的上升转变)两者都消除争用。

返回参考图8，第三PMOS晶体管MP9可以被认为是“转变感测电路”的一部分，其“感测”所述转变以去除或至少减少上拉电路和下拉电路802、804之间的争用。

图9示出了由不同的示例电路配置400、600和800生成的根据输出信号V输出的时间t的示例波形的时序图。由示例电路配置400生成的输出信号V输出的波形可以由具有菱形的曲线表示，由示例电路配置600生成的输出信号V输出的波形可以由具有圆形的曲线表示，并且由示例电路配置800生成的输出信号V输出的输出可以由具有正方形的曲线表示。

如虚线框902所突出显示的，响应于第二互补信号VAB执行较早的下降转变，由于在第二示例配置和第三示例配置600、800的操作期间可能不存在争用或争用减少，由第一示例配置400生成的输出信号V输出可以稍后上升和/或没有如由第二示例配置和第三示例配置600、800生成的输出信号V输出一样快，特别是在上升转变开始期间和在50％摆动的时间期间。另外，如虚线框904所突出显示的，由于在所述第二输入信号执行较早的上升转变时的争用下降，与由第一示例配置400生成的输出信号V输出相比，由第二示例配置和第三示例配置600、800生成的输出信号V输出可以更迅速和/或更快地下降。此外，特别是在下降转变开始一半期间，由于在第二输入信号VAN在第二互补信号VAB之前执行上升转变时去除了所述第一路径中的争用，与由第二示例电路配置600生成的输出信号V输出相比，由第三示例电路配置800生成的输出信号V输出可以稍微更迅速和/或更快地下降。

参考示例电路配置400、600、800中的任一个，上拉电路和/或下拉电路可以具有除了参考图4、图6和图8示出和描述的电路配置之外的电路配置。例如，可以包括附加的NMOS和/或PMOS晶体管。另外地或可选地，可以使用除NMOS和PMOS晶体管之外的开关或开关电路，如PNP双极结型晶体管作为示例。

此外，当第一互补信号和第二互补信号VA、VAB执行其下降转变时，示例电路配置400、600和800用于更快和/或更早地执行其上升转变。包括电路配置400、600、800的转变跟踪电路106可以被实现并且被适当地修改以接收和响应具有更快和/或更早的上升转变的一对互补信号VA’、VAB’。图10示出了这种互补信号VA’、VAB的时序图。如图10所示，在时间段T的第一部分T0期间，与第二互补信号VAB’可以执行下降转变相比，第一互补信号VA’可以更早和/或更快地执行上升转变。类似地，在时间段T的第二部分T1期间，与第一互补信号VA’可以执行下降转变相比，第二互补信号VAB’可以更快地和/或更早地执行上升转变。

对于这些互补信号VA’、VAB’，可以修改图4、6、8所示的电路配置400、600、800以生成对较早的上升转变进行跟踪的输出信号V输出’。具体地，可以切换用于PMOS晶体管MP7、MP8和NMOS晶体管MN3，MN4的连接。

图11示出了可以用于基于执行较早的上升转变的互补信号VA’、VAB’来生成输出信号V输出’的示例电路配置1100的电路示意图。图11所示的电路结构1100是图8所示的电路结构800的修改版本。具体地，示例电路配置1100可以包括电路配置800的上拉电路802、下拉电路804、反相器电路806和延迟电路808。另外，第一输入信号VA’可以被输入到反相器电路806以生成反相第一输入信号VAN’。然而，对于电路配置1100，反相第一互补信号VAN’可以被发送到第一PMOS晶体管MP7和第二NMOS晶体管MN4，并且第二互补信号VAB’可以被发送到第二PMOS晶体管MP8和第一NMOS晶体管MN3。可以分别对图4和图6所示的示例电路配置400和600进行类似的修改。

因此，无论信号是执行较早/较快的下降转变还是较早/较快的上升转变，转变跟踪电路106可以被配置成用于响应于较早的转变而生成跟踪或开始转变其电平的输出信号，与一对互补信号VA和VAB的稍后的转变无关。

在另外其他应用中，转变跟踪电路106可以被修改为与通常彼此同相而不是互补的信号一起使用。也就是说，尽管是同相的，在周期的第一部分期间，与所述第二信号执行其第一(上升或下降)转变相比，更快和/或更早地执行其第一(上升或下降)转变，并且在所述周期的第二部分期间，与所述第一信号执行其第二(上升或下降)转变相比，所述第二信号更快和/或更早地执行其第二(上升或下降)转变。对于这些其他情况，可以从转变和跟踪电路移除所述反相器电路。

此外，转变跟踪电路106可以与除电平移位器之外的电路一起使用和/或实现。一般而言，转变跟踪电路106可以用于其中可以生成具有较快的上升转变或下降转变的两个信号的任何应用，以及其中对每个信号的更快的转变进行跟踪的输出信号的生成和使用可能比使用原始的两个信号中的任何一个或两者更加理想的任何应用。

图12是生成在高电平和低电平之间转变的输出信号的示例方法1200的流程图。在框1202，转变跟踪电路可以接收包括第一输入信号和第二输入信号的一对输入信号。所述第一输入信号和第二输入信号中的每一个可以处于相应的高电平。响应于所述第一输入信号和第二输入信号处于高电平，所述转变跟踪电路的上拉电路可以处于浮置模式，而所述转变跟踪电路的下拉电路可以处于下拉模式，将所述输出信号下拉并维持在其低电平。

在框1204，所述第一输入信号和第二输入信号中的每一个可以执行上升转变和下降转变的周期。在所述周期开始时，由所述转变跟踪电路接收的第一输入信号可以开始下降转变。在框1206，所述第一输入信号可以通过达到阈值电平而执行其下降转变，并且所述第二输入信号可能尚未执行下降转变(例如，所述第二输入信号仍处于其高电平或高于其阈值电平的电平)。

在框1208，响应于所述第一输入信号的较早的下降转变，所述上拉电路可从浮置模式改变为上拉模式以上拉输出信号的电平。对于一些示例方法，在框1208，所述下拉电路可以保持在下拉模式，并且由于所述上拉电路和所述下拉电路之间的争用，所述输出信号的电平可以开始上升。对于其他示例方法，所述下拉电路可以切换到浮置模式，并且因此所述上拉电路可以在没有争用的情况下上拉所述输出信号的电平。

在框1210，所述第二输入信号可以执行其稍后的下降转变。在框1212，响应于稍后的下降转变，如果所述下拉电路尚未被配置成用于浮置模式，则所述下拉电路可以变为浮置模式，这样转而可以消除所述上拉电路和下拉电路之间的任何争用。因此，在框1212，所述上拉电路可以将所述输出信号继续上拉和/或维持在其高电平。

在框1214，所述第二输入信号可以执行上升转变，并且所述第一输入信号可能尚未执行上升转变(例如，所述第一输入信号仍处于其低电平或低于其阈值电平的电平)。在框1216，响应于所述第二输入信号的较早的上升转变，所述上拉电路和下拉电路可以开始减小所述输出信号的电平。对于一些示例方法，由于所述上拉电路和下拉电路之间的争用，所述输出信号的电平可以开始减小。另外，对于存在争用的一些示例方法，当下拉所述输出信号的电平时，所述下拉电路可以使用更多的晶体管和/或生成更大的电流消耗以减少争用，但是对于其他示例方法，当在具有争用的情况下下拉电平时可以使用多个晶体管。在其他示例性方法中，当所述第二输入信号执行其较早的上升转变时，所述上拉电路可以被配置成用于浮置模式，从而允许所述下拉电路在没有争用的情况下下拉所述输出信号的电平。所述上拉电路可以通过生成延迟输出信号并将所述延迟输出信号发送到所述上拉电路而被配置成用于浮置模式。所述延迟可以使得在所述第二输入信号执行其稍后的下降转变之后，所述的延迟输出信号增加至在浮置模式中配置所述上拉电路的电平。因此，当所述下拉电路响应于所述第二输入信号执行其较早的上升转变而从浮置模式变为下拉模式时，在所述上拉电路和下拉电路之间不存在争用。

在框1218，所述第一输入信号可以执行其稍后的上升转变。作为响应，如果所述上拉电路仍然处于下拉模式，则所述上拉电路可以变为处于浮置模式，这样可以允许所述下拉电路继续将所述输出信号下拉和/或维持在其低电平。

对于一些示例方法，所述方法可以返回到下一个循环可以开始的框1204，如虚线箭头所示。对于其他示例方法，所述方法可以进行到框1220，其中所述转变跟踪电路在使得生成所述输出信号的输出节点相对于晶体管的第一路径浮置的电平处生成延迟输出信号。对于这些生成延迟输出信号的示例方法，所述方法可以包括在所述输出节点相对于所述第一路径浮置的同时利用晶体管的第二路径将在所述输出节点处生成的输出信号维持在其低电平。所述方法然后可以返回到框904，其中下一个周期可以开始。

图13是生成电平偏移输出信号的示例方法1300的流程图。在框1302处，在第一域中在高电平与低电平之间转变的一对互补输入信号可以由电平移位器电路接收。这对互补输入信号可以具有相关联的占空比。在框1304，所述电平移位器电路可以生成一对互补输出信号，包括第一输出信号和第二输出信号。所述第一输出信号和第二输出信号通常可以彼此跟踪，因为在周期的第一部分期间，所述第一输出信号可以执行下降转变，并且所述第二输出信号可以执行上升转变，并且在所述周期的第二部分期间，所述第一输出信号可以执行上升转变，并且所述第二输出信号可以执行下降转变。所述第一输出信号和第二输出信号可以各自比另一个的上升转变更早地执行下降转变，或者可替代地可以分别比另一个的下降转变更快地执行上升转变。

在框1306，转变跟踪电路的反相器电路可以反转所述第二输出信号，使得在周期的第一部分期间，在所述反相第二输出信号执行其下降转变之前，所述第一输出信号可以执行其下降转变，并且在所述周期的第二部分期间，在所述第一输出信号执行其上升转变之前，所述反相第二输出信号可以执行其上升转变。

在框1308，所述转变跟踪电路的混频器部分可以接收第一输出信号和反相第二输出信号作为输入信号。在框1310，转变跟踪电路可以通过在输出节点处生成输出信号来响应第一输入信号和反相第二输入信号，使得所述转变跟踪电路可以响应于所述第一输入信号执行较早的下降转变、与所述反相第二输入信号执行较晚的下降转变无关地开始将所述输出信号的电平朝向其高电平增加，并且可以响应于所述反相第二输入信号执行较早的上升转变、与所述反相第二输入信号执行稍后的上升转变无关地开始将所述输出信号的电平朝向其低电平减小。由所述转变跟踪电路生成的结果输出信号可以具有与由所述电平移位器电路生成的任一输出信号的占空相比更接近与输入到所述电平移位器电路的互补输入信号相关联的占空比。

希望前述的详细描述被理解为对实施例可以采取的并且不旨在限制所附权利要求书的所选形式的说明。此外，以下权利要求中的一些可以声明部件是可操作的以执行某个功能或者为某个任务进行配置。应当注意，这些都不是限制性的。还应当注意，权利要求书中叙述的动作可以以任何顺序执行，不一定按照它们被记载的顺序执行。另外，本文所述的任何优选实施例的任何方面可以单独使用或彼此组合使用。总之，尽管已经参考本发明的某些实施例相当详细地描述了本发明，但是其他版本也是可能的。因此，所附的权利要求书的精神和范围不应限于本文包含的实施例的描述。