时钟数据恢复电路和方法与流程

本发明涉及集成电路
技术领域：
，尤其涉及一种时钟数据恢复电路和方法。
背景技术：
：在高速串行数据通信中，为了提高数据传输的速率，数据信号和与数据信号同步的时钟信号通过不同的路径分别传输。因此，在高速串行接口中，接收端收到的数据信号和时钟信号需要时钟和数据恢复(clockanddatarecovery，简称cdr)电路来重新对齐两者的位置，也即，利用cdr电路判断判断当前时钟信号和数据信号的相位关系，将时钟信号调整到最适合采样的位置上以降低采样的误码率，使整个系统稳定工作。目前，边沿检测法是常见的数据信号和时钟信号对齐方法。具体的，cdr电路采用一对正交时钟对输入数据进行采样，该对正交时钟分别为边沿时钟和采样时钟，其中，边沿时钟的采样结果用于判定数据信号边沿的位置，采样时钟得到的结果作为正确数据信号输出给内部的数字电路。如果边沿时钟和采样时钟采到的结果相同，则表明采集时钟在数据信号边沿的位置采集数据，此时应当调整边沿时钟和采样时钟使采样时钟的采样位置提前或者使边沿时钟的采样位置推后，进而使边沿时钟的采样位置靠近数据跳变边沿，使采样时钟的采样位置位于数据正中间。然而，一方面，现有的cdr电路和对应的边沿检测法需要边沿时钟和采样时钟分别采样数据，使得cdr电路的功耗增大；另一方面，由于接收数据边沿的不确定性，可能导致采样时钟的采样位置偏离理想的采样位置，影响到接收数据的误码率，进而影响了高速串行接口的性能和系统稳定性。技术实现要素：本发明提供一种时钟数据恢复电路和方法，以解决现有高速串行接口接收端的cdr电路和其对应的边沿检测法功耗大、采样数据误码率高、系统稳定性低的问题。本发明提供的一种时钟数据恢复电路，包括：数据采集模块、信号质量检测模块、鉴相模块和延迟链，所述数据采集模块分别与所述信号质量检测模块和所述鉴相模块连接，所述信号质量检测模块与所述鉴相模块连接，所述鉴相模块与所述延迟链连接；所述数据采集模块，用于采集高速串行接口接收端接收到的数据，获取采样数据，并将所述采样数据恢复成满摆幅数据；所述信号质量检测模块，用于存储所述采样数据，并将所述采样数据和所述满摆幅数据进行比较，对所述采样数据中与所述满摆幅数据不一致的信号进行标记，获取标记数据，所述标记数据为被标记的所述采样数据；所述鉴相模块，用于根据所述采样数据和所述标记数据，确定出所述高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及所述时钟信号的理论移动方向；所述延迟链，用于根据所述鉴相模块确定的所述时钟信号的理论移动方向，对所述数据采集模块的采样位置进行调整，以使所述采样位置位于预设采样区域；其中，所述数据采集模块在所述预设采样区域内采集到的所述采样数据的误码率满足预设要求。本发明还提供一种时钟数据恢复方法，包括：采集高速串行接口接收端接收到的数据，获取采样数据，并将所述采样数据恢复成满摆幅数据；存储所述采样数据，并将所述采样数据和所述满摆幅数据进行比较，对所述采样数据中与所述满摆幅数据不一致的信号进行标记，获取标记数据，所述标记数据为被标记的所述采样数据；根据所述采样数据和所述标记数据，确定出所述高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及所述时钟信号的理论移动方向；根据所述时钟信号的理论移动方向，对数据采集模块的采样位置进行调整，以使所述采样位置位于预设采样区域。本发明提供的时钟数据恢复电路和方法，通过将该时钟数据恢复电路集成于串行器/解串器芯片中，进而通过数据采集模块采集高速串行接口接收端接收到的数据获取采样数据，并将采样数据恢复成满摆幅数据，利用信号质量检测模块存储采样数据并将采样数据和满摆幅数据进行比较，对采样数据中与满摆幅数据不一致的信号进行标记，获取标记数据，鉴相模块根据采样数据和标记数据确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的理论移动方向，通过延迟链根据上述时钟信号的理论移动方向对数据采集模块的采样位置进行调整，以使采样位置位于预设采样区域，有效的降低了采样数据的误码率，且其只利用数据采集模块进行一次采样，大幅降低了接收端的功耗，提高了系统的稳定性，解决了现有高速串行接口接收端的cdr电路和其对应的边沿检测法功耗大、采样数据误码率高、系统稳定性低的问题。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本发明提供的时钟数据恢复电路实施例一的结构示意图；图2为本发明提供的时钟数据恢复电路实施例二的结构示意图；图3为本发明提供的时钟数据恢复电路实施例三的结构示意图；图4为本发明提供的时钟数据恢复电路实施例四的结构示意图；图5为本发明提供的时钟数据恢复电路实施例五的结构示意图；图6为本发明提供的时钟数据恢复方法实施例一的流程示意图；图7为本发明提供的时钟数据恢复方法实施例二的流程示意图；图8为本发明提供的时钟数据恢复方法实施例三的流程示意图。具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。现阶段，随着信息流量的不断增长，处理器性能的不断提升，原有的并行数据接口无法达到传输速率的需求，为此现代处理器常采用高速串行接口来传输数据，接收端将接收到的外部pcb板上传输的高速模拟信号，转换为并行数字信号。在高速接口中，由于数据的时间宽度仅有几十皮秒，且时钟信号和数据信号的匹配度受pcb电路板上的走线限制，时钟信号和数据信号很难保证在传输过程中完全对齐。因此，高速串行接口的接收端需要利用时钟和数据恢复(clockanddatarecovery，简称cdr)电路将接收到数据信号和时钟信号的位置重新对齐。由于芯片整体功耗的限制，接收端的功耗要尽量降低，这对cdr电路的结构有一定的要求。针对
背景技术：
中提到的cdr电路和边沿检测法，由于需要相互正交的边沿时钟和采样时钟分别采样，致使接收端的cdr电路其功耗较大，而且高速串行接口的接收端接收到的数据边沿位置不确定，使得采样时钟的采样位置与理想采样位置有一定的偏差，接收数据的误码率高，影响了高速串行接口的性能和系统稳定性。本发明实施例针对现有技术中的缺陷，提供了一种时钟数据恢复电路和方法，用于解决现有高速串行接口接收端的cdr电路和其对应的边沿检测法功耗大、采样数据误码率高、系统稳定性低的问题。图1为本发明提供的时钟数据恢复电路实施例一的结构示意图。如图1所示，本发明实施例提供的时钟数据恢复电路，包括：数据采集模块11、信号质量检测模块12、鉴相模块13和延迟链14。其中，数据采集模块11分别与信号质量检测模块12和鉴相模块13连接，信号质量检测模块12与鉴相模块13连接，鉴相模块13与延迟链14连接。该数据采集模块11，用于采集高速串行接口接收端接收到的数据，获取采样数据，并将采样数据恢复成满摆幅数据。具体的，高速串行接口接收端将接收到的数据输入到数据采集模块11内，利用数据采集模块11对输入的数据进行采集，进而获取采样数据。可选的，由于本实施例中的数据采集模块11采用信号能力较强的仪器构成，因此，不管接收端接收到的数据信号其幅度是否过小或正常，该数据采集模块11均可以将其恢复成全周期数字信号的满摆幅数据，被认为是正确的数据信号。该信号质量检测模块12，用于存储上述采样数据，并将上述采样数据和满摆幅数据进行比较，对采样数据中与满摆幅数据不一致的信号进行标记，获取标记数据，其中，该标记数据为被标记的采样数据。可选的，信号质量检测模块12与数据采集模块11连接，数据采集模块11获取到的采样数据分为两路信号进行传输，一方面经过数据采集模块11被恢复成满摆幅数据，另一方面传输到信号质量检测模块12内进行存储锁存，而且，信号质量检测模块12还可以将上述满摆幅数据和采样数据的相应位进行比较，将采样数据与满摆幅数据中不一致的地方标记出来，输出标记数据信号。值得说明的是，本发明实施例中的满摆幅数据是数据采集模块11将采样数据的幅度恢复成正常大小得到的，因此，满摆幅信号被作为正确数据使用，而若信号质量检测模块12存储的采样数据与满摆幅数据不一致，则认为该采样数据中的信号幅度过小，信号质量检测模块12可能无法输出正确的采样数据，故将其标记出来输出，得到标记数据。该鉴相模块13，用于根据采样数据和标记数据，确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的理论移动方向。一般来说，高速串行接口接收端接收到的数据中时钟信号应位于数据的预设采样区域内，在此预设采样区域内，数据采集模块11获取到的采样数据质量能够满足要求，此时采样数据不会被标记，而若高速串行接口接收端接收到的数据中时钟信号位于预设采样区域的两侧，此时数据采集模块11获取到的采样数据其幅度太小，得到的信号质量较差，信号质量检测模块12会对其进行标记。因此，鉴相模块13能够根据采样数据(未标记数据)和标记数据确定出时钟信号与数据信号的相位关系，进而确定出时钟信号应该往哪个方向移动，以使时钟信号移动到预设采样区域内，进而使数据采集模块11采集获取到正确的采样数据。该延迟链14，用于根据鉴相模块13确定的上述时钟信号的理论移动方向，对数据采集模块11的采样位置进行调整，以使采样位置位于预设采样区域。其中，数据采集模块11在该预设采样区域内采集到的采样数据的误码率满足预设要求。延迟链14主要根据上述确定的时钟信号的理论移动方向来调整数据采集模块11的采集位置，进而使该采样位置位于预设采样区域内，也即，高速串行接口接收端接收到的数据中时钟信号应位于数据的预设采样区域内。由上述可知，在该预设采样区域内，数据采集模块11采集获取到的采样数据被作为正确数据使用，其误码率能够满足预设要求，进而成功的将高速串行接口的时钟信号调整到数据中部的预设采样区域内，降低了采样的误码率。本发明实施例提供的时钟数据恢复电路，通过数据采集模块采集高速串行接口接收端接收到的数据，并将获取到的采样数据恢复成满摆幅数据，利用信号质量检测模块存储上述采样数据，将上述采样数据和满摆幅数据进行比较，对采样数据中与满摆幅数据不一致的信号进行标记，获取标记数据，通过鉴相模块根据采样数据和标记数据确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的理论移动方向，最后利用延迟链根据时钟信号的理论移动方向对数据采集模块的采样位置进行调整，以使采样位置位于预设采样区域，降低了采样数据的误码率，而且本发明的技术方案只在数据采集模块进行一次采样，大幅降低了接收端的功耗，提高了系统的稳定性。图2为本发明提供的时钟数据恢复电路实施例二的结构示意图。本发明实施例二是在上述实施例的基础上对时钟数据恢复电路的进一步说明。如图2所示，在本发明实施例提供的时钟数据恢复电路中，上述数据采集模块11，包括：灵敏放大器(senseamplifier，简称sa)21和复位置位(reset-set，简称rs)锁存器22，rs锁存器22与灵敏放大器21连接，灵敏放大器21与高速串行接口接收端连接(未示出)。灵敏放大器21，用于采集高速串行接口接收端接收到的数据，得到采样数据。使用灵敏放大器能够提高存储器的速度和满足存储器对外围电路逻辑电平的要求。本发明实施例通过利用灵敏放大器21来采集高速串行接口接收端接收到的数据，能够提高后续锁存器或寄存器的锁存能力，快速准确的从高速串行接口接收端采集获取到采样数据。rs锁存器22，用于将灵敏度放大器21获取到的采样数据恢复成全周期数字信号的满摆幅数据。复位置位(reset-set，简称rs)锁存器，又称rs触发器，当rs触发器的两个输入端加入不同逻辑电平时，它的两个输出端和有两种互补的稳定状态。由于rs锁存器的输入为低电平有效，当rs锁存器的两个输入端均为高电平时，其输出状态保持不变，称为保持状态，能够把某一时刻的电平信号存储起来，比一般的锁存器或寄存器具有更强的信号恢复能力。所以，rs锁存器能够快速的将采样数据恢复成全周期数字信号的满摆幅数据。本发明实施例提供的时钟数据恢复电路，对数据采集模块的结构进行进一步说明，通过灵敏放大器采集高速串行接口接收端接收到的数据得到采样数据，利用rs锁存器将灵敏度放大器获取到的采样数据恢复成全周期数字信号的满摆幅数据，能够准确快速的获取到与采样数据对应的满摆幅数据，为后续准确标记出采样数据中与满摆幅数据不一致的信号奠定了基础。图3为本发明提供的时钟数据恢复电路实施例三的结构示意图。本发明实施例三是在上述实施例的基础上对时钟数据恢复电路的进一步说明。如图3所示，在本发明实施例提供的时钟数据恢复电路中，上述信号质量检测模块12，包括：相互连接的至少一级寄存器31和比较器32，该至少一级寄存器31与灵敏度放大器21连接，比较器32分别与至少一级寄存器31和rs锁存器22连接。该至少一级寄存器31，用于对灵敏度放大器21获取到的采样数据进行存储。具体的，灵敏放大器21获取到的采样数据，一方面通过rs锁存器22被恢复成满摆幅数据，另一方面，被输入到至少一级寄存器31中进行存储。该至少一级寄存器31可以是静态寄存器或者单相钟控(truesingle-phaseclockedregister，简称tspc)寄存器，其能够在一定的时间内记录和保持采样数据。当采样数据的信号幅度较小时，灵敏放大器21的输出延时较长，鉴于rs锁存器22一般由电平信号控制，其能够将灵敏放大器21获取到的采样数据正确恢复成满摆幅数据，然而，由于静态寄存器或动态寄存器由时钟信号控制，其会因建立时间不足而导致寄存的数据出错。比较器32，用于将至少一级寄存器31存储的采样数据和满摆幅数据进行比较，并对采样数据中与满摆幅数据不一致的信号进行标记，获取标记数据。详细的，利用rs锁存器22和至少一级寄存器31的性质对两者的锁存数据进行分析，由此可知，在采样数据的信号质量较差时，rs锁存器22能得到正确的数据，而普通的寄存器无法恢复出正确的数据，因此，通过比较器32来比较rs锁存器22锁存的数据和寄存器存储的数据，能够将采样数据中与满摆幅数据不一致的信号标记出来。可选的，该比较器32可采用异或门实现。本发明实施例提供的时钟数据恢复电路，通过对信号质量检测模块的具体构成进行分析，采用至少一级寄存器对灵敏度放大器获取到的采样数据进行存储，通过比较器将rs锁存器恢复的满摆幅数据与至少一级寄存器存储的数据进行比较，能够确定出采样数据中的信号质量较差的信号，其可能出错，将其标记出来并输出标记数据。本实施例的技术方案，信号质量检测模块采用锁存器和比较器便可准确检测采样数据中信号质量较差的信号，方案简单容易实现，有效的降低了接收端的功耗。图4为本发明提供的时钟数据恢复电路实施例四的结构示意图。本发明实施例四是在上述实施例的基础上对时钟数据恢复电路的进一步说明。如图4所示，在本发明实施例提供的时钟数据恢复电路中，若上述至少一级寄存器31，包括：相互级联的第一寄存器41和第二寄存器42，且第一寄存器41与灵敏放大器21连接，第二寄存器42与比较器32的第一输入端连接。则上述数据采集模块11，还包括：第三寄存器43，第三寄存器43连接在rs锁存器22之后，用于存储被rs锁存器22恢复的满摆幅数据，该第三寄存器43与比较器32的第二输入端连接。具体的，在实际的数字系统中，寄存器是由多个触发器连接形成的，所以，本发明实施例可采用两级寄存器级联形成，利用第一寄存器41与灵敏放大器21连接，使第二寄存器22与比较器32的第一输入端连接，进而满足大数量的采样数据存储。相应的，为了使采样数据经过的两条路径长度一致，如图4所示，在本发明实施例中，上述数据采集模块11中还包括连接在rs锁存器之后的第三寄存器43，其能够存储被rs锁存器22恢复成的满摆幅数据，进而传输到比较器32中与第二寄存器42存储的采样数据进行比较，实现对质量较差信号的标记，以使其输出标记数据。本发明实施例提供的时钟数据恢复电路，信号质量检测模块采用两级相互级联的寄存器形成，相应的，在信号采集模块的rs锁存器之后增加一级寄存器来实现采样数据两条传输路径长度一致性的需要，能够实现大数据的存储，同样能够满足高速串行接口接收端功耗低的要求。图5为本发明提供的时钟数据恢复电路实施例五的结构示意图。本发明实施例五是在上述实施例的基础上对时钟数据恢复电路的进一步说明。如图5所示，在本发明实施例提供的时钟数据恢复电路中，上述鉴相模块13，包括：依次连接的逻辑判断器件51、累加计数器52和数字滤波器53。该逻辑判断器件51，根据数据采集模块11采集到的采样数据和信号质量检测模块12获取到的标记数据，确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的移动方向。鉴相模块13利用逻辑判断器件51根据标记数据周围的跳边沿情况来猜测高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系，其由数据模式和标记数据来得到时钟信号和数据信号的关系，进而确定出时钟信号的移动方向。其中，数据模式是指标记数据的周围存在几个跳变沿。具体的，如果标记数据周围只有一个跳变沿，此时只需要判断标记数据的哪一侧数据与此标记位不同，即可得知边沿位置，确定时钟移动方向。如果标记数据的两侧均有跳变沿，则需要考虑标记数据哪一侧的边沿受码间干扰更大，更靠近中心，则时钟应向相反侧的方向移动。举例来说，表一为位置判断单元的判断规则。如表一所示，假设标记数据中被标记位数据为“1”，当检测到其标记位数据为“011”，则可知只有标记数据的前侧具有跳变沿，也即，高速串行接口接收端接收到的数据的边沿位置位于前侧，时钟信号应当向后移动；当检测到其标记位数据为“110”，则可知只有标记位数据的后侧具有跳变沿，也即，高速串行接口接收端接收到的数据的边沿位置位于后侧，时钟信号应当向前移动。这两种情况下，时钟信号的移动方向是确定的。如表一所示，假设标记数据中被标记位数据为“1”，当检测到其标记位数据为“00101”时，则可知标记位数据的前后两侧均具有跳变沿，标记数据信号受到两侧的码间干扰的影响。中间标记位数据‘1’之前有两位连续的‘0’，之后只有一位连续的‘0’，也即，该标记位数据受到前两位两个‘0’的后向码间干扰的影响，受到后一位一个‘0’的前向码间干扰的影响。由于两位数据造成的码间干扰的叠加比一位码间干扰要大，因此，标记数据的前沿受到的影响比后沿要大，在眼图中的表现为跳变前沿比后沿更靠近眼图中心位置。现已知采样位置不在眼图中心，但与预设采样区域相隔不远。当时钟信号的采样位置在预设采样区域之前时，在“00101”这种数据模式下遇到前沿的概率更大，时钟信号应该往后移动。类似的，当标记数据中被标记位数据为“1”，其对应的数据模式为“10100”、“0001001”和“1001000”时，以及标记数据中被标记位数据为“0”的6种数据模式，其判定时钟信号移动方向的方法类似，此处不再赘述。表一逻辑判断器件的判断规则情况数据模式时钟位置确定性1011偏前完全确定200101偏前概率较大30001001偏前概率略大4110偏后完全确定510100偏后概率较大61001000偏后概率略大7100偏前完全确定811010偏前概率较大91110110偏前概率略大10001偏后完全确定1101011偏后概率较大120110111偏后概率略大13其它未知未知该累加计数器52，用于对逻辑判断器件51确定的上述时钟信号的移动方向的次数进行累加计算，确定出时钟信号的理论移动方向；由于上述逻辑判断器件51确定的上述时钟信号的移动方向的结果中可能包含有大量的错误结果，如果用此结果直接对时钟信号进行调整，则时钟信号会有很严重的抖动现象，虽然最终时钟信号的采样位置会趋向于预设采样区域，但在调整过程中不确定的抖动会造成采样错误，然而，在高速串行接口中连续工作的cdr电路不允许产生采样错误，所以，cdr电路不能直接使用逻辑判断器件51确定的时钟信号移动方向。因此，本发明实施例使用累加计数器52对上述确定的时钟信号移动方向的次数进行累加计算，进而根据统计计算的结果得出时钟信号的理论移动方向，进而减少时钟信号调整过程中的抖动现象。该数字滤波器53与累加计数器52连接，用于滤除累加计数器52确定出的理论移动方向所属信号中的噪声信号。高速串行接口接收端接收到的数据经过上述各个模块的处理之后，时钟信号中可能会携带不同程度的噪声信号，为了提高系统稳定性，保证高速串行接口的性能，还需要将累加计数器确定的时钟信息的理论移动方向所属信号通过数字滤波器进行滤波，以滤除理论移动方向所属信号中的噪声信号。本发明实施例提供的时钟数据恢复电路，通过逻辑判断器件获取高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及所述时钟信号的移动方向，利用累加计数器对上述时钟信号的理论移动方向的次数进行累加计算并且经过数字滤波器滤波后才能得到准确的理论移动方向，进而提高系统的稳定性，确保高速串行接口的性能。可选的，上述逻辑判断器件51，具体用于根据数据采集模块11采集到的采样数据和信号质量检测模块12获取到的标记数据，确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系，根据高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系，确定出该标记数据信号两侧的跳变沿，根据该标记数据信号两侧的跳变沿，确定高速串行接口接收端接收到的数据的边沿位置，进而根据该时钟信号、数据信号分别与边沿位置之间的关系，确定出时钟信号的移动方向。值得说明的是，本发明实施例还提供一种串行器/解串器serdes，其至少包括上述任一实施例所述时钟数据恢复电路。串行器/解串器(serializer/deserializer，简称serdes)，其是一种主流的时分多路复用(tdm)、点对点(p2p)的串行通信芯片，其能够在高速串行接口的发送端将多路低速并行信号转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端将接收到的高速串行信号重新转换成低速并行信号，该串行器/解串器(serdes)充分利用了传输媒体的信道容量，减少了所需的传输信道和器件引脚数目，提高了信号的传输速度，从而大大降低通信成本。在发明本实施例中，将时钟数据恢复电路集成于串行器/解串器(serdes)中，在提高信号的传输速度，降低通信成本的基础上，能够准确确定高速串行接口接收端接收数据的采样位置，提高了系统的稳定性，解决了现有高速串行接口接收端的cdr电路和其对应的边沿检测法功耗大、采样数据误码率高、系统稳定性低的问题。图6为本发明提供的时钟数据恢复方法实施例一的流程示意图。本发明实施例提供的时钟数据恢复方法，应用于图1至图5任一实施例所述的时钟数据恢复电路，如图6所示，本发明实施例提供的时钟数据恢复方法，包括：步骤601：采集高速串行接口接收端接收到的数据，获取采样数据，并将采样数据恢复成满摆幅数据；步骤62：存储上述采样数据，并将采样数据和满摆幅数据进行比较，对采样数据中与满摆幅数据不一致的信号进行标记，获取标记数据；其中，标记数据为被标记的采样数据。步骤63：根据采样数据和标记数据，确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的理论移动方向；步骤64：根据时钟信号的理论移动方向，对数据采集模块的采样位置进行调整，以使采样位置位于预设采样区域。本发明实施例提供的时钟数据恢复方法应用于图1所示的时钟数据恢复电路中，实际上由串行器/解串器(serdes)来执行上述技术方案，具体的，利用数据采集模块11、信号质量检测模块12、鉴相模块13和延迟链14分别执行步骤61、步骤62、步骤63和步骤64的操作，每个步骤的实现原理和技术效果类似，此处不再赘述。图7为本发明提供的时钟数据恢复方法实施例二的流程示意图。本发明实施例提供的时钟数据恢复方法是在上述实施例的基础上对时钟数据恢复方法的进一步说明。如图7所示，在本发明实施例提供的时钟数据恢复方法中，上述步骤63，也即，根据采样数据和标记数据，确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的理论移动方向，具体包括：步骤71：根据采样数据和标记数据，确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的移动方向；步骤72：对时钟信号的移动方向的次数进行累加计算，确定出所述时钟信号的理论移动方向；步骤73：滤除理论移动方向所属信号中的噪声信号。本发明实施例提供的时钟数据恢复方法应用于图5所示的时钟数据恢复电路中，利用逻辑判断器件51、累加计数器52和数字滤波器53分别执行步骤71、步骤72和步骤73的操作，每个步骤的实现原理和技术效果类似，此处不再赘述。图8为本发明提供的时钟数据恢复方法实施例三的流程示意图。本发明实施例提供的时钟数据恢复方法是在上述实施例的基础上对时钟数据恢复方法的进一步说明。如图8所示，在本发明实施例提供的时钟数据恢复方法中，上述步骤71，也即，根据所述采样数据和所述标记数据，确定出所述高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及所述时钟信号的移动方向，具体包括：步骤81：根据采样数据和标记数据，确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系。步骤82：根据时钟信号和数据信号的相位关系，获取高速串行接口接收端接收到的数据的边沿位置。步骤83：根据上述时钟信号、数据信号分别与边沿位置之间的关系，确定时钟信号的移动方向。本发明实施例提供的时钟数据恢复方法是对上述步骤71的进一步说明，具体的是对图5所述实施例中逻辑判断器件51实现原理的详细说明，关于每个步骤的具体实现原理和技术效果类似，可参照上述图5所示实施例中的介绍，此处不再赘述。进一步的，在上述实施例提供的时钟数据恢复方法中，上述步骤82，也即，根据时钟信号和数据信号的相位关系，获取高速串行接口接收端接收到的数据的边沿位置，具体包括：根据上述时钟信号和数据信号的相位关系，确定出标记数据两侧的跳变沿，根据标记数据两侧的跳变沿，确定高速串行接口接收端接收到的数据的边沿位置。本发明实施例提供的时钟数据恢复电路和方法，首先通过灵敏放大器采集高速串行接口接收端接收到的数据获取采样数据，一方面，采样数据通过rs锁存器被恢复成满摆幅数据，另一方面，采样数据通过至少一级寄存器存储，其次利用比较器对满摆幅数据和寄存器存储的采样数据进行比较并标记出采样数据中与满摆幅数据不一致的信号，获取标记数据，再次经过鉴相模块的逻辑判断器件、累加计数器和数字滤波器准确确定出时钟信号的理论移动方向，最后利用延迟链对灵敏放大器的采样位置进行调整，以使采样位置位于预设采样区域内，有效的降低了采样数据的误码率，而且其只利用数据采集模块进行一次采样，大幅降低了接收端的功耗，提高了系统的稳定性。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。当前第1页12