具有延时单元的全异步自建时钟电路的制作方法

本发明涉及集成电路领域，特别是涉及一种具有延时单元的全异步自建时钟电路。

背景技术：

随着当今电子科技的高速发展，现有的集成电路的结构非常复杂、集成化高且功能也很多样化，面对电子信息技术的日益增长的需求，整个集成电路产业得到了飞速发展。

在现有的芯片设计中，逐次逼近(sar)型模数转换器是众多系统中不可缺少的模块，在逐次逼近型模数转换器中，需要提供系统时钟信号，控制电路逐位比较和转换。在高速应用中，这个时钟频率会达到ghz，系统级实现难度较大，而且固定周期的时钟频率会造成转换时间的浪费。

实现高速转换最佳的方法，是根据逐位建立和比较时间的不同，电路自建一个与采样信号全异步的周期可变的时钟信号。这样系统只需根据应用需求，提供采样信号，不仅可以省去提供高速时钟的麻烦，而且可以实现最有效的时钟分配，实现高速转换。

因此，有必要提供一种具有延时单元的全异步自建时钟电路来实现模数转换器高速转换时的有效时钟分配。

技术实现要素：

本发明的目的在于克服现有技术的不足，提供一种具有延时单元的全异步自建时钟电路。

本发明的目的是通过以下技术方案来实现的：一种具有延时单元的全异步自建时钟电路，包括比较器、与所述比较器相连的或门、与所述或门相连的或非门及与所述或非门及所述比较器相连的延时单元，所述比较器对输入的模拟信号进行逐次比较与转换后，输出数字信号，并通过所述或门的输出端产生每一位信号的比较结果至所述或非门，所述延时单元连接于所述或非门与所述比较器之间，对所述或非门输出的信号进行延时并产生时钟信号至所述比较器。

所述比较器包括两个输入端及两个输出端，所述比较器对所述两个输入端输入的模拟信号进行逐次比较与转换后，通过所述两个输出端输出数字信号。

所述或非门具有用于控制所述比较器的工作的控制信号端，在采样期间，所述控制信号端处于高电平，采样结束时，所述控制信号端处于低电平。

当所述控制信号端处于高电平时，所述比较器不工作，所述延时单元不产生时钟信号。

当所述控制信号端处于低电平时，所述比较器开始工作，对所述两个输入端输入的模拟信号进行逐次比较与转换后，通过所述两个输出端输出数字信号。

本发明的有益效果是：只需根据应用需求，提供采样信号，不仅可以省去提供高速时钟 的麻烦，而且可以实现最有效的时钟分配，实现高速转换，在高速应用中有明显优势。

附图说明

图1为本发明具有延时单元的全异步自建时钟电路的电路结构图。

图2为本发明具有延时单元的全异步自建时钟电路的信号波形图。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。

如图1所示，图1为本发明具有延时单元的全异步自建时钟电路的电路结构图，其包括比较器、与比较器相连的或门、与或门相连的或非门及与或非门及比较器相连的延时单元，其中，比较器包括两个输入端ip、in及两个输出端op、on，或非门具有用于控制比较器的工作的控制信号端over。

比较器对两个输入端ip、in输入的模拟信号进行逐次比较与转换后，通过两个输出端op、on输出数字信号，并通过或门的输出端up产生每一位信号的比较结果至或非门，延时单元连接于或非门与比较器之间，对或非门输出的信号进行延时并产生时钟信号ckc至比较器。

本发明具有延时单元的全异步自建时钟电路的具体工作原理如下：

在采样期间，控制信号端over处于高电平，即over＝“1”，经过延时单元，时钟信号ckc为低电平信号，即自建时钟信号ckc＝“0”，比较器不工作，比较器的两个输出端op、on均处于低电平，即op＝“0”，on＝“0”，且或门的输出端up处于低电平，即up＝“0”，此时，不产生时钟信号ckc。

当采样结束时，控制信号端over处于低电平，即over＝“0”，或非门的输出端输出高电平信号，即输出“1”，经过延时单元，时钟信号ckc为高电平信号，即自建时钟信号ckc＝“1”，比较器开始工作，对两个输入端ip、in输入的模拟信号进行逐次比较与转换后，通过两个输出端op、on输出该位数字信号。

随后或门的输出端up处于高电平，即up＝“1”，或非门的输出端输出低电平信号，即输出“0”，经过延时单元，时钟信号ckc为低电平信号，即自建时钟信号ckc＝“0”，比较器暂停工作，比较器的两个输出端op、on均处于低电平，即输出恢复op＝“0”，on＝“0”。

或门的输出端up处于低电平，即up＝“0”，或非门的输出端输出高电平信号，即输出“1”，经过延时单元，时钟信号ckc为高电平信号，即再次自建时钟ckc＝“1”，新一个比较周期开始，比较器的两个输出端op、on输出该位数字信号。

以此循环，进行逐位的比较转换，直至最低位比较完成，控制信号端over处于高电平，即over＝“1”，经过延时单元，时钟信号ckc为低电平信号，即自建时钟信号ckc＝“0”，比 较器停止工作，比较器的两个输出端op、on均处于低电平，即op＝“0”，on＝“0”，且或门的输出端up处于低电平，即up＝“0”，等待下一采样周期结束。

请参阅图2，图2为本发明具有延时单元的全异步自建时钟电路的信号波形图。

其中，td为延时单元的延时，作用是为了匹配电容阵列的建立时间，可根据不同位建立时间差别的实际情况，进行配置延时td。trecov为比较器暂停工作，输出恢复的延时。tlatch为比较器工作的延时，不同位间的延时差别较大，当比较器的两个输入端ip、in输入的模拟信号差值较大时，比较器的两个输出端op、on很快输出数字信号，tlatch1很小，节省下的时间就可以贡献给下一时钟周期，不会造成浪费；当比较器的两个输入端ip、in输入的模拟信号差值较小时，比较器的两个输出端op、on较慢输出数字信号，tlatch2很大，系统不会用固定时钟周期去约束它，会等待比较器完成比较，再开始下一位的比较。

综上所述，本发明具有延时单元的全异步自建时钟电路只需根据应用需求，提供采样信号，不仅可以省去提供高速时钟的麻烦，而且可以实现最有效的时钟分配，实现高速转换，在高速应用中有明显优势。

技术特征：

技术总结
本发明公开了一种具有延时单元的全异步自建时钟电路，包括比较器、与所述比较器相连的或门、与所述或门相连的或非门及与所述或非门及所述比较器相连的延时单元，所述比较器对输入的模拟信号进行逐次比较与转换后，输出数字信号，并通过所述或门的输出端产生每一位信号的比较结果至所述或非门，所述延时单元连接于所述或非门与所述比较器之间，对所述或非门输出的信号进行延时并产生时钟信号至所述比较器。本发明只需根据应用需求，提供采样信号，不仅可以省去提供高速时钟的麻烦，而且可以实现最有效的时钟分配，实现高速转换，在高速应用中有明显优势。

技术研发人员：连颖
受保护的技术使用者：成都锐成芯微科技股份有限公司
技术研发日：2016.06.22
技术公布日：2017.12.29