串行化器及包括其的半导体装置和系统的制作方法

相关申请的交叉引用

本申请要求于2016年5月3日提交的韩国专利申请no.10-2016-0054661的优先权，该案通过引用整体合并于此。

各种实施例总体而言可以涉及一种半导体技术，更具体地，涉及一种串行化器及包括其的半导体装置和系统。

背景技术：

电子装置可以包括大量的电子组件。在电子装置之中，计算机系统可以包括很多由半导体构建的电子组件。构建计算机系统的半导体装置可以同步于时钟来传输数据，以及执行串行通信。为了快速地处理半导体装置中的大量数据，每个半导体装置从另一半导体装置接收串行输入的数据，并将接收的数据转换成并行类型。此外，每个半导体装置可以将并行类型的内部数据转换成串行类型，并将转换的数据输出给另一半导体装置。也就是说，每个半导体装置可以包括串行化器，该串行化器将并行类型的数据转换成串行类型的数据以经由数据总线执行串行通信。

常规串行化器具有同步于时钟信号的边沿而顺序地输出多个数据的配置。当前，当提到计算机系统和半导体装置的发展时，它们的发展倾向于高速运算和低功耗。当系统的工作速度增加时，时钟的速度逐渐增加，而当系统消耗更少功率时，时钟和数据的幅度减小。因此，本领域需要与近来的技术趋势一致的能够精确地转换数据的串行化器。

技术实现要素：

在一个实施例中，可以提供一种系统。在一个实施例中，可以提供一种发射器电路。在一个实施例中，可以提供一种半导体装置。在一个实施例中，可以提供一种串行化器。该串行化器可以包括第一数据输出电路和第二数据输出电路。第一数据输出电路可以同步于第一相位时钟和第二相位时钟来将第一数据提供给输出节点。第二数据输出电路可以同步于第二相位时钟和第三相位时钟来将第二数据提供给输出节点。第一数据输出电路可以同步于第三相位时钟来针对第二数据输出电路执行预充电操作或着重(emphasis)操作。

附图说明

图1是图示根据一个实施例的系统的配置的示例表示的示图。

图2是图示根据一个实施例的发射器电路的配置的示例表示的示图。

图3是图示根据一个实施例的串行化器的配置的示例表示的示图。

图4是根据一个实施例的辅助说明串行化器的操作的波形图的示例表示。

图5是图示根据一个实施例的串行化器的配置的示例表示的示图。

图6是图示根据一个实施例的串行化器的配置的示例表示的示图。

具体实施方式

在下文中，将通过各种实施例示例参照附图来描述串行化器及包括其的半导体装置和系统。

实施例可以提供一种串行化器及包括其的半导体装置和系统，该串行化器具有如下结构：其中数据输出电路可以通过添加最小数量的电路和负载来经由预充电操作彼此互补地工作。

图1是图示根据一个实施例的系统的配置的示例表示的示图。参见图1，根据一个实施例的系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110和第二半导体装置120可以为彼此通信的电子组件。在一个实施例中，第一半导体装置110可以为主器件，而第二半导体装置120可以为可以通过第一半导体装置110的控制来工作的从器件。例如，第一半导体装置110可以为诸如处理器的主机，该处理器可以包括中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)或数字信号处理器(dsp)。此外，第一半导体装置110可以通过将具有各种功能的处理器芯片(诸如应用处理器)进行组合来以片上系统(soc)的形式实现。第二半导体装置120可以为存储器，该存储器可以包括易失性存储器或非易失性存储器。易失性存储器可以包括sram(静态ram)、dram(动态ram)或sdram(同步dram)，而非易失性存储器可以包括rom(只读存储器)、prom(可编程rom)、eeprom(电可擦除可编程rom)、eprom(电可编程rom)、快闪存储器、pram(相变ram)、mram(磁ram)、rram(电阻式ram)或fram(铁电ram)。

第一半导体装置110和第二半导体装置120可以经由信号传输线130彼此耦接。第一半导体装置110可以包括垫111，且垫111可以与信号传输线130耦接。第二半导体装置120可以包括垫121，且垫121可以与信号传输线130耦接。信号传输线130可以为通道、链接或总线。第一半导体装置110可以包括发射器电路(tx)112和接收器电路(rx)113。发射器电路112可以根据第一半导体装置110的内部信号来产生输出信号，以及经由信号传输线130来将该输出信号传输给第二半导体装置120。接收器电路113可以经由信号传输线130来接收从第二半导体装置120传输来的信号，以及产生内部信号。第二半导体装置120可以包括发射器电路(tx)122和接收器电路(rx)123。发射器电路122可以根据第二半导体装置120的内部信号来产生输出信号，以及经由信号传输线130来将该输出信号传输给第一半导体装置110。接收器电路123可以经由信号传输线130来接收从第一半导体装置110传输来的信号，以及产生内部信号。

信号传输线130可以为数据总线。第一半导体装置110的发射器电路112可以将第一半导体装置110的内部数据传输给第二半导体装置120，而第一半导体装置110的接收器电路113可以接收从第二半导体装置120传输来的数据。第二半导体装置120的发射器电路122可以将第二半导体装置120的内部数据传输给第一半导体装置110，而第二半导体装置120的接收器电路123可以接收从第一半导体装置110传输来的数据。第一半导体装置110和第二半导体装置120可以执行串行通信，而信号传输线130可以传输串行类型的数据。为了快速地处理大量数据，第一半导体装置110和第二半导体装置120可以通过将串行类型的数据转换成并行类型的数据来使用它。接收器电路113和123中的每一个均可以包括用于将串行类型的数据转换成并行类型的数据的并行化器。发射器电路112和发射器电路122中的每一个均可以包括用于将并行类型的数据转换成串行类型的数据的串行化器。

图2是图示根据一个实施例的发射器电路200的配置的示例表示的示图。参见图2，发射器电路200可以应用作为图1中所示的第一半导体装置110和第二半导体装置120的发射器电路112和发射器电路122。发射器电路200可以包括管道锁存器电路210和串行化器220。管道锁存器电路210可以通过执行流水线操作来顺序地储存多个并行类型的数据。管道锁存器电路210可以接收多个内部数据组ind1<0:n>、ind2<0:n>、ind3<0:n>和ind4<0:n>。管道锁存器电路210可以通过使用管道锁存器控制信号来顺序地储存多个内部数据组ind1<0:n>、ind2<0:n>、ind3<0:n>和ind4<0:n>。多个内部数据组ind1<0:n>、ind2<0:n>、ind3<0:n>和ind4<0:n>可以为并行类型的数据。管道锁存器电路210可以将储存的数据输出作为第一数据至第四数据d1、d2、d3和d4。

串行化器220可以接收第一数据至第四数据d1、d2、d3和d4以及多个时钟clk0、clk90、clk180和clk270。多个时钟clk0、clk90、clk180和clk270可以具有不同的相位。串行化器220可以同步于多个时钟clk0、clk90、clk180和clk270来输出第一数据至第四数据d1、d2、d3和d4作为输出数据out。例如，参见图2，发射器电路200可以执行将多个内部数据组ind1<0:n>、ind2<0:n>、ind3<0:n>和ind4<0:n>对齐并顺序地输出四个数据的流水线操作，以及同步于四个时钟clk0、clk90、clk180和clk270来顺序地输出这四个数据作为输出数据out。相应地，输出数据out可以为串行类型的数据。这多个时钟可以包括第一相位时钟clk0、第二相位时钟clk90、第三相位时钟clk180和第四相位时钟clk270。第一相位时钟至第四相位时钟clk0、clk90、clk180和clk270可以具有彼此相差90度的相位差。然而，要注意的是，实施例不局限于这种情况。管道锁存器电路210可以执行顺序地输出八个内部数据组的流水线操作，以及串行化器220可以通过使用彼此具有例如45度的相位差的八个相位时钟产生输出数据out。

在当前实施例中，相应的第一数据至第四数据d1、d2、d3和d4可以具有与第一相位时钟至第四相位时钟clk0、clk90、clk180和clk270的周期相对应的窗口或持续时间。为了双倍数据速率操作，第一数据至第四数据d1、d2、d3和d4可以具有与第一相位时钟至第四相位时钟clk0、clk90、clk180和clk270的1/4周期相对应的相位差。

图3是图示根据一个实施例的串行化器300的配置的示例表示的示图。参见图3，串行化器300可以应用作为图2的串行化器220。参见图3，串行化器300可以包括第一数据输出电路310和第二数据输出电路320。第一数据输出电路310可以经由第一节点a1接收第一数据d1。第一数据输出电路310可以接收第一相位时钟clk0、第二相位时钟clk90和第三相位时钟clk180。第一数据输出电路310可以同步于第一相位时钟clk0和第二相位时钟clk90来将第一数据d1提供给输出节点on。第二数据输出电路320可以经由第二节点b1接收第二数据d2。第二数据输出电路320可接收第二相位时钟clk90和第三相位时钟clk180。第二数据输出电路320可以同步于第二相位时钟clk90和第三相位时钟clk180来将第二数据d2提供给输出节点on。第一数据输出电路310可以针对第二节点b1执行预充电操作或着重操作(emphasisoperation)。第一数据输出电路310可以同步于第三相位时钟clk180来对第二节点b1预充电。第一数据输出电路310同步于第三相位时钟clk180来提供额外电荷给第二节点b1或将第二节点b1额外放电。

串行化器300还可以包括第三数据输出电路330和第四数据输出电路340。第三数据输出电路330可以从第三节点c1接收第三数据d3，以及接收第三相位时钟clk180、第四相位时钟clk270和第一相位时钟clk0。第三数据输出电路330可以同步于第三相位时钟clk180和第四相位时钟clk270来将第三数据d3提供给输出节点on。第二数据输出电路320还可以接收第四相位时钟clk270。第二数据输出电路320可以针对第三节点c1执行预充电操作或着重操作。第二数据输出电路320可以同步于第四相位时钟clk270来对第三节点c1预充电。第二数据输出电路320同步于第四相位时钟clk270来提供额外电荷给第三节点c1或将第三节点c1额外地放电。

第四数据输出电路340可以从第四节点d1接收第四数据d4，以及接收第四相位时钟clk270、第一相位时钟clk0和第二相位时钟clk90。第四数据输出电路340可以同步于第四相位时钟clk270和第一相位时钟clk0来将第四数据d4提供给输出节点on。第三数据输出电路330可以针对第四节点d1执行预充电操作或着重操作。第三数据输出电路330可以同步于第一相位时钟clk0来对第四节点d1预充电。第三数据输出电路330同步于第一相位时钟clk0来提供额外电荷给第四节点d1或将第四节点d1额外地放电，使得精确信号可以从第四数据输出电路340输出给输出节点on。第四数据输出电路340可以针对第一节点a1执行预充电操作或着重操作。第四数据输出电路340可以同步于第二相位时钟clk90来对第一节点a1预充电。第四数据输出电路340同步于第二相位时钟clk90来提供额外电荷给第一节点a1或将第一节点a1额外地放电。

第一数据输出电路310可以包括第一传输门311、第二传输门312和第一预充电电路313。在第一相位时钟clk0的高电平时段期间第一传输门311可以导通。响应于第一相位时钟clk0，第一传输门311可以将第一节点a1与第一中间节点n0耦接并将第一数据d1输出给第一中间节点n0。在第二相位时钟clk90的高电平时段期间第二传输门312可以导通。同步于第二相位时钟clk90，第二传输门312可以将第一中间节点n0与输出节点on耦接并将第一传输门311的输出输出给输出节点on。在第三相位时钟clk180的高电平时段期间第一预充电电路313可以导通。第一预充电电路313可以响应于第三相位时钟clk180而将第一中间节点n0与第二节点b1耦接。第一预充电电路313可以在第三相位时钟clk180的高电平时段期间将第一传输门311的输出提供给第二节点b1，从而提供额外电荷给第二节点b1或将第二节点b1额外地放电。第一预充电电路313可以通过如下传输门来构建：该传输门在第三相位时钟clk180的高电平时段期间将第一中间节点n0与第二节点b1耦接。串行化器300还可以包括第一输入缓冲器351。第一输入缓冲器351可以耦接在第一输入节点a2与第一节点a1之间。第一输入缓冲器351可以接收和缓冲第一数据d1，以及将第一数据d1提供给第一节点a1。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

第二数据输出电路320可以包括第三传输门321、第四传输门322和第二预充电电路323。在第二相位时钟clk90的高电平时段期间第三传输门321可以导通。响应于第二相位时钟clk90，第三传输门321可以将第二节点b1与第二中间节点n90耦接并将第二数据d2输出给第二中间节点n90。在第三相位时钟clk180的高电平时段期间第四传输门322可以导通。同步于第三相位时钟clk180，第四传输门322可以将第二中间节点n90与输出节点on耦接并将第三传输门321的输出输出给输出节点on。在第四相位时钟clk270的高电平时段期间第二预充电电路323可以导通。第二预充电电路323可以响应于第四相位时钟clk270而将第二中间节点n90与第三节点c1耦接。第二预充电电路323可以在第四相位时钟clk270的高电平时段期间将第三传输门321的输出提供给第三节点c1，从而提供额外电荷给第三节点c1或将第三节点c1额外地放电。第二预充电电路323可以通过如下传输门来构建：该传输门在第四相位时钟clk270的高电平时段期间将第二中间节点n90与第三节点c1耦接。串行化器300还可以包括第二输入缓冲器352。第二输入缓冲器352可以耦接在第二输入节点b2与第二节点b1之间。第二输入缓冲器352可以接收和缓冲第二数据d2，以及将第二数据d2提供给第二节点b1。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

第三数据输出电路330可以包括第五传输门331、第六传输门332和第三预充电电路333。在第三相位时钟clk180的高电平时段期间第五传输门331可以导通。响应于第三相位时钟clk180，第五传输门331可以将第三节点c1与第三中间节点n180耦接并将第三数据d3输出给第三中间节点n180。在第四相位时钟clk270的高电平时段期间第六传输门332可以导通。同步于第四相位时钟clk270，第六传输门332可以将第三中间节点n180与输出节点on耦接并将第五传输门331的输出输出给输出节点on。在第一相位时钟clk0的高电平时段期间第三预充电电路333可以导通。第三预充电电路333可以响应于第一相位时钟clk0而将第三中间节点n180与第四节点d1耦接。第三预充电电路333可以在第一相位时钟clk0的高电平时段期间将第五传输门331的输出提供给第四节点d1，从而提供额外电荷给第四节点d1或将第四节点d1额外地放电。第三预充电电路333可以通过如下的传输门来构建：该传输门在第一相位时钟clk0的高电平时段期间将第三中间节点n180与第四节点d1耦接。串行化器300还可以包括第三输入缓冲器353。第三输入缓冲器353可以耦接在第三输入节点c2与第三节点c1之间。第三输入缓冲器353可以接收和缓冲第三数据d3，以及将第三数据d3提供给第三节点c1。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

第四数据输出电路340可以包括第七传输门341、第八传输门342和第四预充电电路343。在第四相位时钟clk270的高电平时段期间第七传输门341可以导通。响应于第四相位时钟clk270，第七传输门341可以将第四节点d1与第四中间节点n270耦接并将第四数据d4输出给第四中间节点n270。在第一相位时钟clk0的高电平时段期间第八传输门342可以导通。同步于第一相位时钟clk0，第八传输门342可以将第四中间节点n270与输出节点on耦接并将第七传输门341的输出输出给输出节点on。在第二相位时钟clk90的高电平时段期间第四预充电电路343可以导通。第四预充电电路343可以响应于第二相位时钟clk90而将第四中间节点n270与第一节点a1耦接。第四预充电电路343可以在第二相位时钟clk90的高电平时段期间将第七传输门341的输出提供给第一节点a1，从而提供额外电荷给第一节点a1或将第一节点a1额外地放电。第四预充电电路343可以通过如下的传输门来构建：该传输门在第二相位时钟clk90的高电平时段期间将第四中间节点n270与第一节点a1耦接。串行化器300还可以包括第四输入缓冲器354。第四输入缓冲器354可以耦接在第四输入节点d2与第四节点d1之间。第四输入缓冲器354可以接收和缓冲第四数据d4，以及将第四数据d4提供给第四节点d1。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

串行化器300还可以包括输出缓冲器360。输出缓冲器360可以与输出节点on耦接，缓冲输出节点on的电压电平，以及产生输出数据out。

图4是用来辅助说明图3中所示的串行化器300的操作的波形图的示例表示。下面将参照图3和图4来描述根据一个实施例的串行化器300的操作。示例为第一数据至第四数据d1、d2、d3和d4交替地具有高电平和低电平。第一数据至第四数据d1、d2、d3和d4可以具有与第一相位时钟至第四相位时钟clk0、clk90、clk180和clk270的一个周期相对应的窗口或持续时间。当第一相位时钟clk0和第二相位时钟clk90为高电平时，具有高电平的第一数据d1可以经由第一传输门311和第二传输门312而提供给输出节点on。同时，第四预充电电路343可以同步于第二相位时钟clk90而将具有高电平的第四数据d4提供给第一节点a1。根据这个事实，相比于常规技术，更多的电荷可以引入到第一节点a1，以及第一中间节点n0和输出节点on的电压电平可以快速地升高。

当第二相位时钟clk90和第三相位时钟clk180处于高电平时，具有低电平的第二数据d2可以经由第三传输门321和第四传输门322而提供给输出节点on。同时，第一预充电电路313可以同步于第三相位时钟clk180而将具有低电平的第一数据d1提供给第二节点b1。根据这个事实，相比于常规技术，第二节点b1可以被快速地放电，以及第二中间节点n90和输出节点on的电压电平可以快速地降低。

当第三相位时钟clk180和第四相位时钟clk270为高电平时，具有高电平的第三数据d3可以经由第五传输门331和第六传输门332而提供给输出节点on。同时，第二预充电电路323可以同步于第四相位时钟clk270而将具有高电平的第二数据d2提供给第三节点c1。根据这个事实，相比于常规技术，更多的电荷可以引入到第三节点c1，以及第三中间节点n180和输出节点on的电压电平可以快速地升高。

当第四相位时钟clk270和第一相位时钟clk0为高电平时，具有低电平的第四数据d4可以经由第七传输门341和第八传输门342而提供给输出节点on。同时，第三预充电电路333可以同步于第一相位时钟clk0而将具有低电平的第三数据d3提供给第四节点d1。根据这个事实，第四中间节点n270和输出节点on的电压电平可以快速地降低。如上所述，第一预充电电路至第四预充电电路313、323、333和343可以提供额外电荷给第一节点至第四节点a1、b1、c1和d1或者将第一节点至第四节点a1、b1、c1和d1额外地放电，从而增加输出节点on的电压电平变化的斜率或转换速度(slewrate)。因此，从串行化器300输出的输出数据out可以具有较宽的有效窗口或持续时间，且即使为了高速度而缩短时钟的周期也可以产生精确的输出信号。

图5是图示根据一个实施例的串行化器500的配置的示例表示的示图。串行化器500可以应用作为图2中所示的串行化器220。参见图5，串行化器500可以包括第一输入缓冲器551、第一数据输出电路510、第二输入缓冲器552和第二数据输出电路520。第一输入缓冲器551可以经由第一输入节点a2来接收第一数据d1，以及输出缓冲的信号给第一节点a1。第一数据输出电路510可以经由第一节点a1来接收第一输入缓冲器551的输出。第一数据输出电路510可以接收第一相位时钟clk0、第二相位时钟clk90和第三相位时钟clk180。第一数据输出电路510可以同步于第一相位时钟clk0和第二相位时钟clk90而将第一输入缓冲器551的输出提供给输出节点on。第一数据输出电路510可以同步于第三相位时钟clk180而针对第二数据输出电路520执行预充电操作或着重操作。

第二输入缓冲器552可以经由第二输入节点b2来接收第二数据d2，以及输出缓冲的信号给第二节点b1。第二数据输出电路520可以经由第二节点b1来接收第二输入缓冲器552的输出。第二数据输出电路520可以接收第二相位时钟clk90和第三相位时钟clk180。第二数据输出电路520可以同步于第二相位时钟clk90和第三相位时钟clk180而将第二输入缓冲器552的输出提供给输出节点on。第一数据输出电路510可以同步于第三相位时钟clk180来提供额外电荷给第二输入节点b2或将第二输入节点b2额外地放电，从而对第二输入节点b2预充电。

串行化器500还可以包括第三输入缓冲器553、第三数据输出电路530、第四输入缓冲器554和第四数据输出电路540。第三输入缓冲器553可以经由第三输入节点c2接收第三数据d3，以及输出缓冲的信号给第三节点c1。第三数据输出电路530可经由第三节点c1接收第三输入缓冲器553的输出。第三数据输出电路530可以接收第三相位时钟clk180和第四相位时钟clk270。第三数据输出电路530可以同步于第三相位时钟clk180和第四相位时钟clk270而将第三输入缓冲器553的输出提供给输出节点on。第二数据输出电路520可以针对第三数据输出电路530执行预充电操作或着重操作。第二数据输出电路520还可以接收第四相位时钟clk270，以及同步于第四相位时钟clk270来提供额外电荷给第三输入节点c2或将第三输入节点c2额外地放电，从而对第三输入节点c2预充电。

第四输入缓冲器554可以经由第四输入节点d2来接收第四数据d4，以及输出缓冲的信号给第四节点d1。第四数据输出电路540可以经由第四节点d1来接收第四输入缓冲器554的输出。第四数据输出电路540可以接收第四相位时钟clk270、第一相位时钟clk0和第二相位时钟clk90。第四数据输出电路540可以同步于第四相位时钟clk270和第一相位时钟clk0而将第四输入缓冲器554的输出提供给输出节点on。第三数据输出电路530可以针对第四数据输出电路540执行预充电操作或着重操作。第三数据输出电路530还可以接收第一相位时钟clk0，以及同步于第一相位时钟clk0来提供额外电荷给第四输入节点d2或将第四输入节点d2额外地放电，从而对第四输入节点d2预充电。第四数据输出电路540可以针对第一数据输出电路510执行预充电操作或着重操作。第四数据输出电路540可以同步于第二相位时钟clk90来提供额外电荷给第一输入节点a2或将第一输入节点a2额外地放电，从而对第一输入节点a2预充电。

第一数据输出电路510可以包括第一传输门511、第二传输门512和第一预充电电路513。第一传输门511可以响应于第一相位时钟clk0而将第一输入缓冲器551的输出输出给第一中间节点n0。第二传输门512可以响应于第二相位时钟clk90而将第一传输门511的输出输出给输出节点on。第一预充电电路513可以响应于第三相位时钟clk180而将第一中间节点n0与第二输入节点b2耦接。在第三相位时钟clk180的高电平时段期间第一预充电电路513可以根据第一中间节点n0的电压电平来额外地改变第二输入节点b2的电压电平。第一预充电电路513可以根据第一中间节点n0的电压电平来提供额外电荷给第二输入节点b2或将第二输入节点b2额外地放电。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

第二数据输出电路520可以包括第三传输门521、第四传输门522和第二预充电电路523。第三传输门521可以响应于第二相位时钟clk90而将第二输入缓冲器552的输出输出给第二中间节点n90。第四传输门522可以响应于第三相位时钟clk180而将第三传输门521的输出输出给输出节点on。第二预充电电路523可以响应于第四相位时钟clk270而将第二中间节点n90与第三输入节点c2耦接。在第四相位时钟clk270的高电平时段期间第二预充电电路523可以根据第二中间节点n90的电压电平来额外地改变第三输入节点c2的电压电平。第二预充电电路523可以根据第二中间节点n90的电压电平来提供额外电荷给第三输入节点c2或将第三输入节点c2额外地放电。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

第三数据输出电路530可以包括第五传输门531、第六传输门532和第三预充电电路533。第五传输门531可以响应于第三相位时钟clk180而将第三输入缓冲器553的输出输出给第三中间节点n180。第六传输门532可以响应于第四相位时钟clk270而将第五传输门531的输出输出给输出节点on。第三预充电电路533可以响应于第一相位时钟clk0而将第三中间节点n180与第四输入节点d2耦接。在第一相位时钟clk0的高电平时段期间第三预充电电路533可以根据第三中间节点n180的电压电平来额外地改变第四输入节点d2的电压电平。第三预充电电路533可以根据第三中间节点n180的电压电平来提供额外电荷给第四输入节点d2或将第四输入节点d2额外地放电。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

第四数据输出电路540可以包括第七传输门541、第八传输门542和第四预充电电路543。第七传输门541可以响应于第四相位时钟clk270而将第四输入缓冲器554的输出输出给第四中间节点n270。第八传输门542可以响应于第一相位时钟clk0而将第七传输门541的输出输出给输出节点on。第四预充电电路543可以响应于第二相位时钟clk90而将第四中间节点n270与第一输入节点a2耦接。在第二相位时钟clk90的高电平时段期间第四预充电电路543可以根据第四中间节点n270的电压电平来额外地改变第一输入节点a2的电压电平。第四预充电电路543可以根据第四中间节点n270的电压电平来提供额外电荷给第一输入节点a2或将第一输入节点a2额外地放电。此外，信号的电平可以与所描述的不同或相反。例如，描述为具有逻辑“高”电平的信号可以可替换地具有逻辑“低”电平，而描述为具有逻辑“低”电平的信号可以可替换地具有逻辑“高”电平。

串行化器500还可以包括输出缓冲器560。输出缓冲器560可以缓冲输出节点on的电压电平，以及输出输出数据out。

与图3中所示的第一预充电电路至第四预充电电路313、323、333和343分别耦接到第一节点至第四节点a1、b1、c1和d1不同的是，图5中所示的第一预充电电路至第四预充电电路513、523、533和543分别耦接到第一输入节点至第四输入节点a2、b2、c2和d2。参见图3，第一传输门311具有与三个传输门(即，第二传输门312、第一预充电电路313和第四预充电电路343)相对应的负载。类似地，第三传输门321、第五传输门331和第七传输门341中的每个都具有与三个传输门相对应的负载。相反地，第二传输门312、第四传输门322、第六传输门332和第八传输门342中的每个都具有与两个传输门相对应的负载。参见图5，在第一预充电电路至第四预充电电路513、523、533和543耦接到第一输入节点至第四输入节点a2、b2、c2和d2的情况下，第一传输门至第八传输门511、512、521、522、531、532、541和542中的每个可以具有与两个传输门相对应的负载。相应地，串行化器500可以以高的速度操作来稳定地产生输出信号。

图6是图示根据一个实施例的串行化器600的配置的示例表示的示图。串行化器600可以应用作为图2中所示的串行化器220。参见图6，类似于图5中所示的串行化器500，串行化器600可以包括第一数据输出电路610、第二数据输出电路620、第三数据输出电路630、第四数据输出电路640和输出缓冲器660。第一数据输出电路610可以包括分别响应于第一相位时钟至第三相位时钟clk0、clk90和clk180来工作的第一传输门611、第二传输门612和第一预充电电路613。第二数据输出电路620可以包括分别响应于第二相位时钟至第四相位时钟clk90、clk180和clk270来工作的第三传输门621、第四传输门622和第二预充电电路623。第三数据输出电路630可以包括分别响应于第三相位时钟clk180、第四相位时钟clk270和第一相位时钟clk0来工作的第五传输门631、第六传输门632和第三预充电电路633。第四数据输出电路640可以包括分别响应于第四相位时钟clk270、第一相位时钟clk0和第二相位时钟clk90来工作的第七传输门641、第八传输门642和第四预充电电路643。

参见图6，串行化器600可以包括第一输入缓冲器至第八输入缓冲器651、652、653、654、655、656、657和658。第一输入缓冲器651可以经由第一输入节点a2来接收第一数据d1，以及输出缓冲的信号给第一缓冲节点a3。第二输入缓冲器652可以经由第一缓冲节点a3来接收第一输入缓冲器651的输出，以及输出缓冲的信号给第一节点a1。第一数据d1可以通过经由第一输入缓冲器651和第二输入缓冲器652而被顺序地缓冲来提供给第一节点a1。第三输入缓冲器653可以经由第二输入节点b2来接收第二数据d2，以及输出缓冲的信号给第二缓冲节点b3。第四输入缓冲器654可以经由第二缓冲节点b3来接收第三输入缓冲器653的输出，以及输出缓冲的信号给第二节点b1。第二数据d2可以通过经由第三输入缓冲器653和第四输入缓冲器654而被顺序地缓冲来提供给第二节点b1。第五输入缓冲器655可以经由第三输入节点c2来接收第三数据d3，以及输出缓冲的信号给第三缓冲节点c3。第六输入缓冲器656可以经由第三缓冲节点c3来接收第五输入缓冲器655的输出，以及输出缓冲的信号给第三节点c1。第三数据d3可以通过经由第五输入缓冲器655和第六输入缓冲器656而被顺序地缓冲来提供给第三节点c1。第七输入缓冲器657可以经由第四输入节点d2来接收第四数据d4，以及输出缓冲的信号给第四缓冲节点d3。第八输入缓冲器658可以经由第四缓冲节点d3来接收第七输入缓冲器657的输出，以及输出缓冲的信号给第四节点d1。第四数据d4可以通过经由第七输入缓冲器657和第八输入缓冲器658而被顺序地缓冲来提供给第四节点d1。

参见图6，第一预充电电路613可以耦接在第一中间节点n0与第二缓冲节点b3之间，以及对第二缓冲节点b3预充电。第二预充电电路623可以耦接在第二中间节点n90与第三缓冲节点c3之间，以及对第三缓冲节点c3预充电。第三预充电电路633可以耦接在第三中间节点n180与第四缓冲节点d3之间，以及对第四缓冲节点d3预充电。第四预充电电路643可以耦接在第四中间节点n270与第一缓冲节点a3之间，以及对第一缓冲节点a3预充电。通过上述的耦接关系，第一预充电电路至第四预充电电路613、623、633和643可以预期有稳定的负载，以及串行化器600可以经由输出节点on和输出缓冲器660来产生精确的输出数据out。

虽然以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅为示例。相应地，本文中所描述的串行化器以及包括其的半导体装置和系统不应当受限于所描述的实施例。