技术领域：
：本发明构思的至少一些示例实施例涉及一种相位插值器，更具体地说，涉及一种用于对延迟时钟信号的相位进行有效插值的相位插值器以及包括所述相位插值器的装置。
背景技术：
：：尽管外围装置(诸如，存储器、通信装置或者图形装置)的速度以及数据传输速率提高，但是在一些情况下，外围装置的运算速度并没有跟上处理器的运算速度。此外，经常存在新的微处理器与它们的外围装置之间的速度差。因此，需要一些高性能数字系统来显著地提高外围装置的速度。例如，存储器装置与存储器控制器之间的数据传输，在通过同步时钟信号传输数据的输入和输出方法中，总线的负载增加，并且传输频率变得更快。因此，更重要的是暂时地使时钟信号和数据同步。为此，锁相环(PLL)电路、延迟锁相环(DLL)电路等被使用。PLL和DLL通常包括相位插值器。相位插值器是合适地控制不同相位的两个选择延迟时钟信号，并且在两个选择延迟时钟信号之间生成选择延迟时钟信号的电路。相位插值器由于其可以精确地输出期望的相位而被用于各种应用电路中。技术实现要素：本发明构思的至少一些示例实施例提供一种减少干扰(glitch)并且改善电路设计尺寸的相位插值器以及包括所述相位插值器的装置。根据本发明构思的至少一些示例实施例，一种相位插值器包括：控制电路，被配置为：生成与选择的粗相位间隔对应的选择控制信号，并且生成用于生成具有在粗相位间隔内的插值相位的相位插值时钟信号的权重设置信号；相位选择器，被配置为：接收多个反相延迟时钟信号对，基于选择控制信号从所述多个反相延迟时钟信号对选择至少两个反相延迟时钟信号对，从选择的至少两个反相延迟时钟信号对选择并且输出与粗相位间隔对应的选择延迟时钟信号对；相位混合器，被配置为：从相位选择器接收选择延迟时钟信号对，并且基于权重设置信号生成相位插值时钟信号。根据本发明构思的至少一些示例实施例，一种相位插值器包括：相位选择器，被配置为：选择并且输出与粗相位间隔对应的第一选择延迟时钟信号和第二选择延迟时钟信号；相位混合器，被配置为：生成具有在粗相位间隔内的插值相位的相位插值时钟信号，其中，相位选择器包括：第一选择器，被配置为：接收第一反相延迟时钟信号对，从第一反相延迟时钟信号对选择第一选择延迟时钟信号和第一选择延迟时钟反相信号，并且将第一选择延迟时钟信号和第一选择延迟时钟反相信号输出到相位混合器；第二选择器，被配置为：接收第二反相延迟时钟信号对，从第二反相延迟时钟信号对选择第二选择延迟时钟信号和第二选择延迟时钟反相信号，并且将第二选择延迟时钟信号和第二选择延迟时钟反相信号输出到相位混合器。根据本发明构思的至少一些示例实施例，一种设备包括：相位插值器，包括：信号生成器，被配置为生成具有在粗相位间隔内的插值相位的相位插值时钟信号，控制电路，被配置为将用于选择粗相位间隔的选择控制信号以及用于生成相位插值时钟信号的权重设置信号提供给信号生成器；数据采样器，被配置为：通过使用相位插值时钟信号来对数据流进行采样，并且生成采样数据，其中，控制电路被配置为：在选择控制信号的值被改变时，生成包括安全码的权重设置信号。根据本发明构思的至少一些示例实施例，一种相位插值器，包括：相位选择器，被配置为：接收多个时钟信号，所述多个时钟信号包括至少四个第一时钟信号以及分别与所述至少四个第一时钟信号对应的至少四个反相时钟信号，所述至少四个第一时钟信号分别具有至少四个不同的相位，所述至少四个反相时钟信号分别具有相对于所述至少四个第一时钟信号中的对应信号的相位反相的相位，接收选择控制信号，基于选择控制信号，来选择并且输出所述至少四个第一时钟信号中的两个，作为选择延迟时钟信号对；相位混合器，被配置为：接收选择延迟时钟信号对，基于选择延迟时钟信号对和权重设置信号，生成具有在粗相位范围内的相位的相位插值时钟信号。附图说明通过参照附图详细地描述本发明构思的示例实施例，本发明构思的示例实施例的以上以及其他特征和优点将变得更加清楚。附图意在描绘本发明构思的示例实施例，而不应被解释为限制权利要求的意图范围。除非明确指出，否则附图不被认为按比例绘制。图1是根据本发明构思的至少一个示例实施例的相位插值器的框图；图2是根据本发明构思的至少一个其他示例实施例的相位插值器的框图；图3是根据本发明构思的至少一个示例实施例的相位插值器的相位选择器的详细的框图；图4A是根据本发明构思的至少一个示例实施例的用于描述粗相位间隔(coarsephaseinterval)和插值相位的示图；图4B是施加到图3的相位选择器的选择控制信号的示例的示图；图5是根据本发明构思的至少一个示例实施例的用于描述相位选择器的选择选择延迟时钟信号对的操作的流程图；图6是根据本发明构思的至少一个示例实施例的用于防止干扰的相位插值器的框图；图7A是根据本发明构思的至少一个示例实施例的包括在图2的相位混合器中的第一混合器的详细的框图；图7B是根据本发明构思的至少一个示例实施例的包括在相位混合器中的驱动器的详细的电路图；图8A是根据本发明构思的至少一个其他示例实施例的包括在图2的相位混合器中的第一混合器的详细的框图；图8B和图8C是根据本发明构思的至少一个其他示例实施例的包括在相位混合器中的驱动器的详细的电路图；图9是根据本发明构思的至少一个示例实施例的用于描述通过图6的控制电路执行的防止干扰的操作的示图；图10是根据本发明构思的至少一个示例实施例的用于描述通过图6的控制电路的相位插值操作控制来生成相位插值时钟信号的操作的示图；图11是根据本发明构思的至少一个示例实施例的用于描述用于控制电路的相位插值操作控制的信号生成方法的流程图；图12A和图12B是根据本发明构思的至少一个示例实施例的用于具体描述相位插值器的操作的示图；图13是根据本发明构思的至少一个示例实施例的用于描述执行有效的数据采样操作的控制电路的操作的框图；图14是根据本发明构思的至少一个示例实施例的相位插值器的框图；图15是根据本发明构思的至少一个示例实施例的包括用于执行通信操作的设备的系统的框图；图16是根据本发明构思的至少一个示例实施例的时钟和数据恢复(CDR)设备的框图。具体实施方式如本发明构思的领域的传统，实施例被描述，并且根据功能块、单元和/或模块，在附图中示出实施例。本领域技术人员将理解通过电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬连线电路、存储器单元、有线连接等)来物理地实现这些块、单元和/或模块，其中，可使用基于半导体的制造技术或其他制造技术来形成所述电子(或光学)电路。在通过微处理器或相似元件来实现块、单元和/或模块的情况下，可使用软件(例如，微码)来编程块、单元和/或模块，以执行在此讨论的各种功能，并且可通过固件和/或软件来选择地驱动块、单元和/或模块。可选地，可通过专用硬件来实现每个块、单元和/或模块，或者每个块、单元和/或模块可被实现为用于执行一些功能的专用硬件和用于执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可被物理地划分为两个或更多个相互作用且分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可被物理地组合为更复杂的块、单元和/或模块。图1是根据本发明构思的至少一个示例实施例的相位插值器100的框图。参照图1，相位插值器100可从相位插值器100的外部接收多个延迟时钟信号D_CLK_a～D_CLK_n、D_CLK_aB～D_CLK_nB，并且可通过使用多个延迟时钟信号D_CLK_a～D_CLK_n、D_CLK_aB～D_CLK_nB来执行相位插值操作，从而生成具有不同的插值相位的相位插值时钟信号PI_CLK_out。可通过均匀地或非均匀地将与时钟信号周期对应的延迟相位分配给期望的或(可选地)预定的时钟信号并且通过多个延迟单元延迟时钟信号，来生成多个延迟时钟信号D_CLK_a～D_CLK_n、D_CLK_aB～D_CLK_nB。可通过参考时钟信号生成器来生成多个延迟时钟信号D_CLK_a～D_CLK_n、D_CLK_aB～D_CLK_nB，这将在下面进行详细地描述。例如，当与时钟信号周期对应的相位被划分为8个相等的部分时，延迟时钟信号D_CLK_a～D_CLK_n可总共包括分别具有0度、90度、45度和135度相位的4个信号，延迟时钟反相信号D_CLK_aB～D_CLK_nB可总共包括分别具有180度、270度、225度和315度相位的4个信号。然而，本发明构思的至少一些示例实施例不限于以上讨论的示例相位。例如，可通过不同地分配与时钟信号周期对应的延迟相位来生成具有不同的延迟相位的延迟时钟信号D_CLK_a～D_CLK_nB，并且可将延迟时钟信号D_CLK_a～D_CLK_nB提供给相位插值器100。相位插值器100可包括相位选择器110、相位混合器120和控制电路130。相位选择器110和相位混合器120均可包括一个或多个电路或电路系统，或者可通过一个或多个电路或电路系统来实现。下面至少参照图3和图7A至图8C来更加详细地讨论根据本发明构思的至少一些示例实施例的示例相位选择器和相位混合器电路。包括相位选择器110和相位混合器120的配置可被称为信号生成器SG。然而，图1中的布置仅是示例实施例。例如，根据本发明构思的至少一些示例实施例，控制电路130可与相位插值器100分开地实现。下面将描述包括控制电路130的相位插值器100。相位选择器110可从外部(例如，相位插值器100的外部)接收多个反相延迟时钟信号对Pair_1～Pair_n。也就是说，相位选择器110可接收包括具有半周期延迟相位差的两个延迟时钟信号的反相延迟时钟信号对单元。例如，第一反相延迟时钟信号对Pair_1的第一延迟时钟信号D_CLK_a和第一延迟时钟反相信号D_CLK_aB可具有180度的相位差。因为在图1示出的示例中总共存在4个延迟时钟信号D_CLK_a～D_CLK_n并且总共存在4个延迟时钟反相信号D_CLK_aB～D_CLK_nB，所以总共存在4个反相延迟时钟信号对Pair_1～Pair_n。基于从控制电路130接收的选择控制信号sel_CS，相位选择器110可从延迟时钟信号D_CLK_a～D_CLK_n选择与粗相位间隔(coarsephaseinterval)对应的选择延迟时钟信号对(sel_CLK_1，sel_CLK_2)，并且从延迟时钟反相信号D_CLK_aB～D_CLK_nB选择相对于选择延迟时钟信号对(sel_CLK_1，sel_CLK_2)反相的一对延迟时钟反相信号(sel_CLK_1B,sel_CLK_2B)。此外，相位选择器110可将反相延迟时钟信号对(sel_CLK_1，sel_CLK_1B)和(sel_CLK_2,sel_CLK_2B)输出到相位混合器120。因此，在如上所述的方式下，相位选择器110可从反相延迟时钟信号对Pair_1～Pair_n之中选择两个信号对，并且将选择的两个信号对输出到相位混合器120。可通过控制电路130来选择粗相位间隔。这将参照图4A进行详细地描述。相位混合器120可接收选择延迟时钟信号对(sel_CLK_1,sel_CLK_2)并且基于从控制电路130接收的权重设置信号w_SS来生成相位插值时钟信号PI_CLK_out。相位混合器120可生成具有在被第一选择延迟时钟信号sel_CLK_1的延迟相位和第二选择延迟时钟信号sel_CLK_2的延迟相位限制的延迟相位范围内的插值相位的相位插值时钟信号PI_CLK_out。此外，相位混合器120可接收与第一选择延迟时钟信号sel_CLK_1具有反相关系的第一选择延迟时钟反相信号sel_CLK_1B以及与第二选择延迟时钟信号sel_CLK_2具有反相关系的第二选择延迟时钟反相信号sel_CLK_2B，并且可基于从控制电路130接收的权重设置信号w_SS来生成与相位插值时钟信号PI_CLK_out具有反相关系的相位插值时钟反相信号PI_CLK_outB。控制电路130可选择粗相位间隔，生成选择控制信号sel_CS，并且将选择控制信号sel_CS提供给相位选择器110，以控制相位选择器110选择与粗相位间隔对应的选择延迟时钟信号对(sel_CLK_1,sel_CLK_2)。此外，控制电路130可生成用于生成具有在粗相位间隔内的插值相位的相位插值时钟信号PI_CLK_out的权重设置信号w_SS，并且将权重设置信号w_SS提供给相位混合器120，以控制相位混合器120通过使用选择延迟时钟信号对(sel_CLK_1,sel_CLK_2)和权重设置信号w_SS来生成相位插值时钟信号PI_CLK_out。此外，控制电路130可控制相位混合器120通过使用选择延迟时钟反相信号对(sel_CLK_1B,sel_CLK_2B)和权重设置信号w_SS来生成相位插值时钟反相信号PI_CLK_outB。根据本发明构思的至少一些示例实施例的相位插值器100可接收反相延迟时钟信号对Pair_1～Pair_n，并且从反相延迟时钟信号对Pair_1～Pair_n选择至少两个反相延迟时钟信号对，从而通过使用选择的反相延迟时钟信号对来有效地生成相位插值时钟信号PI_CLK_out以及相位插值时钟反相信号PI_CLK_outB，并且减小关于相位插值器100的电路设计尺寸。图2是根据本发明构思的至少一个其他示例实施例的相位插值器200的框图。参照图2，相位插值器200可包括相位选择器210、相位混合器220以及控制电路230。相位选择器210和相位混合器220均可包括一个或多个电路或电路系统，或者通过一个或多个电路或电路系统来实现。下面至少参照图3和图7A至图8C来更加详细地讨论根据本发明构思的至少一些示例实施例的示例相位选择器和相位混合器电路。相位选择器210可包括第一选择器212以及第二选择器214，其中，第一选择器212接收包括信号对Pair_a1_～Pair_m1的第一反相延迟时钟信号对G1，第二选择器214接收包括信号对Pair_a2_～Pair_m2的第二反相延迟时钟信号对G2。根据至少一些示例实施例，第一反相延迟时钟信号对G1包括分别与m个延迟时钟反相信号D_CLK_aB1～D_CLK_mB1成对的m个延迟时钟信号D_CLK_a1～D_CLK_m1。此外，第二反相延迟时钟信号对G2包括分别与m个延迟时钟反相信号D_CLK_aB2～D_CLK_mB2成对的m个延迟时钟信号D_CLK_a2～D_CLK_m2。根据至少一些示例实施例，m是大于1的正整数。第一反相延迟时钟信号对G1之间的相位差可以等于第二反相延迟时钟信号对G2之间的相位差。第一反相延迟时钟信号对G1之间的相位差可表示在第一反相延迟时钟信号对G1内包括的延迟时钟信号D_CLK_a1～D_CLK_m1之间的相位差。此外，第二反相延迟时钟信号对G2之间的相位差可表示在第二反相延迟时钟信号对G2内包括的延迟时钟信号D_CLK_a2～D_CLK_m2之间的相位差。此外，根据本发明构思的至少一个示例实施例，第一反相延迟时钟信号对G1之间的相位差和第二反相延迟时钟信号对G2之间的相位差中的每个可大于粗相位间隔距离。这将参照图3和图4A进行详细地描述。第一选择器212可基于从控制电路230接收的选择控制信号sel_CS，从输入到第一选择器212的延迟时钟信号和延迟时钟反相信号之中选择与粗相位间隔对应的第一选择延迟时钟信号sel_CLK_1以及第一选择延迟时钟反相信号sel_CLK_1B，并且可将第一选择延迟时钟信号sel_CLK_1以及第一选择延迟时钟反相信号sel_CLK_1B输出到相位混合器220。通过将大写字母“B”添加到信号的标记来表示本公开中描述的信号的反相的版本。例如，第一选择延迟时钟信号sel_CLK_1的反相的版本为第一选择延迟时钟反相信号sel_CLK_1B。第二选择器214可基于选择控制信号sel_CS，选择与粗相位间隔对应的第二选择延迟时钟信号sel_CLK_2以及第二选择延迟时钟反相信号sel_CLK_2B，并且可将第二选择延迟时钟信号sel_CLK_2以及第二选择延迟时钟反相信号sel_CLK_2B输出到相位混合器220。相位混合器220可包括生成相位插值时钟信号PI_CLK_out的第一混合器222以及生成相位插值时钟反相信号PI_CLK_outB的第二混合器224。因此，第一选择器212可将选择的第一选择延迟时钟信号sel_CLK_1输出到第一混合器222，并且将选择的第一选择延迟时钟反相信号sel_CLK_1B输出到第二混合器224。此外，第二选择器214可将选择的第二选择延迟时钟信号sel_CLK_2输出到第一混合器222，并且将选择的第二选择延迟时钟反相信号sel_CLK_2B输出到第二混合器224。第一混合器222可基于从控制电路230接收的权重设置信号w_SS，通过使用第一选择延迟时钟信号sel_CLK_1和第二选择延迟时钟信号sel_CLK_2来生成相位插值时钟信号PI_CLK_out。第二混合器224可基于权重设置信号w_SS，通过使用第一选择延迟时钟反相信号sel_CLK_1B和第二选择延迟时钟反相信号sel_CLK_2B来生成相位插值时钟反相信号PI_CLK_outB。图3是根据本发明构思的至少一个示例实施例的相位插值器200a的相位选择器210a的详细的框图。图4A是根据本发明构思的至少一个示例实施例的用于描述粗相位间隔和插值相位的示图。图4B是施加到图3的相位选择器210a的选择控制信号sel_CS<3:0>的示例的示图。下面将针对延迟时钟信号D_CLK依次具有0度、45度、90度、135度、180度、225度、270度、315度和360度的相位的示例场景，详细描述本发明构思的至少一些示例实施例。然而，本发明构思的至少一些示例实施例不受限于以上提供的示例场景，在此参照上述示例场景的讨论还可应用到由相位插值器接收的延迟时钟信号D_CLK的任意相位或全部相位具有与该示例场景的相位的值不同的值的其他场景。参照图3，相位插值器200a可包括相位选择器210a和相位混合器220a。根据本发明构思的至少一些示例实施例，相位插值器200a示出图2的相位插值器200的示例的结构。相位混合器220a可包括一个或多个电路或电路系统，或者可通过一个或多个电路或电路系统来实现。下面至少参照图7A至图8C来更加详细地讨论根据本发明构思的至少一些示例实施例的示例相位混合器电路。相位选择器210a可包括第一选择器212a和第二选择器214a。根据本发明构思的至少一个示例实施例，第一选择器212a可包括第一差分多路复用器(MUX)212a_1、第一多路复用器212a_2以及第二多路复用器212a_3。第二选择器214a可包括第二差分多路复用器214a_1、第三多路复用器214a_2以及第四多路复用器214a_3。此外，参照图4A，可被控制电路选择的一个粗相位间隔可具有45度的相位差。也就是说，控制电路可选择第一粗相位间隔Interval_1，并且将匹配第一粗相位间隔Interval_1的选择控制信号sel_CS提供给相位选择器210a。相位选择器210a可选择具有0度相位PH0的选择延迟时钟信号以及具有45度相位PH45的选择延迟时钟信号。此外，控制电路可选择第二粗相位间隔Interval_2，并且将匹配第二粗相位间隔Interval_2的选择控制信号sel_CS提供给相位选择器210a。相位选择器210a可选择具有45度相位PH45的选择延迟时钟信号以及具有90度相位PH90的选择延迟时钟信号。这样，相位选择器210a可基于选择控制信号sel_CS，来选择与第一粗相位间隔Interval_1至第八粗相位间隔Interval_8对应的选择延迟时钟信号。如图4A中所示，根据至少一些示例实施例，每个粗相位间隔可以是相位值(例如，延迟相位值)的范围。例如，Interval_1可以是在0度与45度之间的相位值的范围。作为另一示例，Interval_4可以是在135度与180度之间的相位值的范围。在本公开中，粗相位间隔还可被称为粗相位范围。作为基于权重设置信号w_SS在相位混合器220a中执行相位插值操作的结果，相位插值器200a可生成具有在选择的粗相位间隔内的插值相位的相位插值时钟信号。例如，当第一粗相位间隔Interval_1被选择时，相位混合器220a可基于权重设置信号w_SS来生成具有从0度到45度的多个插值相位PH0、PHa1、PHa2、PHa3、PHa4、PHa5、PHa6、PHa7和PH45中的一个插值相位的相位插值时钟信号。根据本发明构思的至少一个示例实施例，多个插值相位PH0、PHa1、PHa2、PHa3、PHa4、PHa5、PHa6、PHa7和PH45之间的距离可以相等或者可以不相等。此外，根据权重设置信号w_SS的位数，可由相位混合器220a生成的插值相位的数量可以是不同的。也就是说，随着权重设置信号w_SS的位数增加，可由相位混合器220a生成的插值相位的数量可增加。这稍后将详细地描述。使用由相位混合器220a选择的粗相位间隔的相位插值操作可被称为精细相位调整操作。参照图3，第一差分多路复用器212a_1可接收第一反相延迟时钟信号对Pair_a1以及第二反相延迟时钟信号对Pair_b1。第一反相延迟时钟信号对Pair_a1可包括具有0度相位的第一延迟时钟信号D_CLK_0以及具有180度相位的第一延迟时钟反相信号D_CLK_180。第二反相延迟时钟信号对Pair_b1可包括具有90度相位的第二延迟时钟信号D_CLK_90以及具有270度相位的第二延迟时钟反相信号D_CLK_270。第二差分多路复用器214a_1可接收第三反相延迟时钟信号对Pair_a2以及第四反相延迟时钟信号对Pair_b2。第三反相延迟时钟信号对Pair_a2可包括具有45度相位的第三延迟时钟信号D_CLK_45以及具有225度相位的第三延迟时钟反相信号D_CLK_225。第四反相延迟时钟信号对Pair_b2可包括具有135度相位的第四延迟时钟信号D_CLK_135以及具有315度相位的第四延迟时钟反相信号D_CLK_315。如参照图2所描述的，由第一差分多路复用器212a_1接收的第一延迟时钟信号D_CLK_0和第二延迟时钟信号D_CLK_90的相位差可以等于由第二差分多路复用器214a_1接收的第三延迟时钟信号D_CLK_45和第四延迟时钟信号D_CLK_135的相位差。此外，如图4A所示，当一个粗相位间隔的间隔为45度时，第一延迟时钟信号D_CLK_0和第二延迟时钟信号D_CLK_90的相位差以及第三延迟时钟信号D_CLK_45和第四延迟时钟信号D_CLK_135的相位差可以为90度(即，相位差可大于一个粗相位间隔的间隔，该粗相位间隔的间隔在图4A所示的示例中为45度)。第一选择器212a和第二选择器214a可接收具有如上所述关系的反相延迟时钟信号对Pair_a1、Pair_b1、Pair_a2和Pair_b2，因此，第一选择器212a可选择与选择的粗相位间隔对应的第一选择延迟时钟信号sel_CLK_1以及第一选择延迟时钟反相信号sel_CLK_1B，第二选择器214a可选择与选择的粗相位间隔对应的第二选择延迟时钟信号sel_CLK_2以及第二选择延迟时钟反相信号sel_CLK_2B。参照图4B的表格Table_1，由控制电路生成的选择控制信号sel_CS<3:0>可以是4位信号。根据本发明构思的至少一个示例实施例，当控制电路选择图4A的第一粗相位间隔Interval_1时，控制电路可生成选择控制信号sel_CS<3:0>，并且将选择控制信号sel_CS<3:0>提供给相位选择器210a。之后，第一差分多路复用器212a_1可基于选择控制信号sel_CS<0>来选择第一反相延迟时钟信号对Pair_a1，并且可将第一反相延迟时钟信号对Pair_a1提供给第一多路复用器212a_2和第二多路复用器212a_3。第一多路复用器212a_2可基于选择控制信号sel_CS<1>来选择第一延迟时钟信号D_CLK_0作为第一选择延迟时钟信号sel_CLK_1，并且可将第一延迟时钟信号D_CLK_0提供给第一混合器222a。第二多路复用器212a_3可基于选择控制信号sel_CS<1>来选择第一延迟时钟反相信号D_CLK_180作为第一选择延迟时钟反相信号sel_CLK_1B，并且可将第一延迟时钟反相信号D_CLK_180提供给第二混合器224a。第二差分多路复用器214a_1可基于选择控制信号sel_CS<2>来选择第三反相延迟时钟信号对Pair_a2，并且可将第三反相延迟时钟信号对Pair_a2提供给第三多路复用器214a_2和第四多路复用器214a_3。第三多路复用器214a_2可基于选择控制信号sel_CS<3>来选择第三延迟时钟信号D_CLK_45作为第二选择延迟时钟信号sel_CLK_2，并且可将第三延迟时钟信号D_CLK_45提供给第一混合器222a。第四多路复用器214a_3可基于选择控制信号sel_CS<3>来选择第三延迟时钟反相信号D_CLK_225作为第二选择延迟时钟反相信号sel_CLK_2B，并且可将第三延迟时钟反相信号D_CLK_225提供给第二混合器224a。根据本发明构思的至少一些示例实施例，当控制电路(例如，控制电路230)从第一粗相位间隔Interval_1到第二粗相位间隔Interval_2进行选择时，控制电路(例如，控制电路230)可生成具有值4’b001的选择控制信号sel_CS<3:0>，并且可将选择控制信号sel_CS<3:0>提供给相位选择器210a。以如上所述同样的方式，第一选择器212a可选择第二延迟时钟信号D_CLK_90作为第一选择延迟时钟信号sel_CLK_1，将第二延迟时钟信号D_CLK_90提供给第一混合器222a，选择第二延迟时钟反相信号D_CLK_270作为第一选择延迟时钟反相信号sel_CLK_1B，将第二延迟时钟反相信号D_CLK_270提供给第二混合器224a。如上所述，第二选择器214a可选择第三延迟时钟信号D_CLK_45作为第二选择延迟时钟信号sel_CLK_2，将第三延迟时钟信号D_CLK_45提供给第一混合器222a，选择第三延迟时钟反相信号D_CLK_225作为第二选择延迟时钟反相信号sel_CLK_2B，并且将第三延迟时钟反相信号D_CLK_225提供给第二混合器224a。以如上所述同样的方式，相位选择器210a可基于选择控制信号sel_CS<3:0>，来选择与选择的粗相位间隔对应的第一选择延迟时钟信号sel_CLK_1和第二选择延迟时钟信号sel_CLK_2，并且可将第一选择延迟时钟信号sel_CLK_1和第二选择延迟时钟信号sel_CLK_2提供给相位混合器220a。此外，相位选择器210a可选择第一选择延迟时钟反相信号sel_CLK_1B和第二选择延迟时钟反相信号sel_CLK_2B，识别选择延迟时钟信号sel_CLK_1、sel_CLK_2，并且可将第一选择延迟时钟反相信号sel_CLK_1B和第二选择延迟时钟反相信号sel_CLK_2B提供给相位混合器220a。图5是根据本发明构思的至少一个示例实施例的用于描述相位选择器的选择选择延迟时钟信号对的操作的流程图。参照图5，相位选择器可接收多个反相延迟时钟信号对以及匹配选择的粗相位间隔的选择控制信号(操作S110)。相位选择器可响应于选择控制信号，从反相延迟时钟信号对选择至少两个反相延迟时钟信号对(操作S120)。相位选择器可从选择的反相延迟时钟信号对，选择与粗相位间隔对应的选择延迟时钟信号对(操作S130)。相位选择器可将选择的选择延迟时钟信号对提供给相位混合器(操作S140)。之后，相位混合器可通过使用选择延迟时钟信号对来生成相位插值时钟信号。图6是根据本发明构思的至少一个示例实施例的用于防止干扰的相位插值器300的框图。参照图6，相位插值器300可包括相位选择器310、相位混合器320和控制电路330。相位选择器310和相位混合器320均可包括一个或多个电路或电路系统，或者可通过一个或多个电路或电路系统来实现。在此至少参照图3和图7A至图8C来更加详细地讨论根据本发明构思的至少一些示例实施例的示例相位选择器和相位混合器电路。相位混合器320可包括第一混合器322和第二混合器324。根据本发明构思的至少一个示例实施例的控制电路330可防止选择控制信号sel_CS和权重设置信号w_SS被同时改变。根据本发明构思的至少一个示例实施例，控制电路330可选择选择控制信号sel_CS和权重设置信号w_SS中的一个，以控制相位插值器300的相位插值操作并且改变值。具体地说，当控制电路330选择不同的粗相位间隔时，改变匹配选择的粗相位间隔的选择控制信号sel_CS'，并且将选择控制信号sel_CS'提供给相位选择器310，控制电路330可生成包括安全码Safe_Code的权重设置信号w_SS'，并且可将权重设置信号w_SS'提供给相位混合器320。根据本发明构思的至少一个示例实施例，安全码Safe_Code可与刚好在选择控制信号sel_CS'被改变之前生成的权重设置信号w_SS的值相同。相位选择器310可基于改变的选择控制信号sel_CS'来选择选择延迟时钟信号sel_CLK_1’、sel_CLK_2，并且可将选择延迟时钟信号sel_CLK_1’、sel_CLK_2提供给第一混合器322。第一混合器322可基于包括安全码Safe_Code的权重设置信号w_SS'，来生成与刚好在选择控制信号sel_CS'被改变之前生成的相位插值时钟信号相同的信号PI_CLK_out。此外，相位选择器310可基于改变的选择控制信号sel_CS'来选择选择延迟时钟反相信号sel_CLK_1B’、sel_CLK_2B，并且可将选择延迟时钟反相信号sel_CLK_1B’、sel_CLK_2B提供给第二混合器324。第二混合器324可基于包括安全码Safe_Code的权重设置信号w_SS'，来生成与刚好在选择控制信号sel_CS'被改变之前生成的相位插值时钟信号相同的信号PI_CLK_outB。根据本实施例的控制电路330可仅改变选择控制信号sel_CS和权重设置信号w_SS中的一个，因此，由于信号的改变而生成的干扰可被降低，或可选地，可被最小化，从而有效地控制相位插值器300的相位插值操作。图7A是根据本发明构思的至少一个示例实施例的包括在图2的相位混合器220中的第一混合器400的详细的框图。图7B是根据本发明构思的至少一个示例实施例的包括在相位混合器220中的驱动器(Driver)420的详细的电路图。参照图7A，第一混合器400可包括多个多路复用器410和多个驱动器420。根据本发明构思的至少一个示例实施例，第一混合器400可根据可通过第一混合器400基于权重设置信号w_SS生成的相位插值时钟信号PI_CLK_out的相位的数量，而包括不同数量的多个多路复用器410和多个驱动器420。例如，第一混合器400可随着可基于权重设置信号w_SS生成的插值相位的数量增大，而包括更多数量的多路复用器410和驱动器420。在图7A中，权重设置信号w_SS<7:0>可以是8位信号，因此，示出了包括8个多路复用器410和8个驱动器420的示例实施例。然而，这仅是示例实施例，并且不限于此。第一混合器400可包括不同数量的多路复用器410和驱动器420。此外，包括在图2的相位混合器220中的第一混合器222和第二混合器224均可具有与图7A的第一混合器400相同的配置。多路复用器410可接收由相位选择器选择的第一选择延迟时钟信号sel_CLK_1和第二选择延迟时钟信号sel_CLK_2以及权重设置信号w_SS<n>。多路复用器410可基于权重设置信号w_SS<n>，来选择第一选择延迟时钟信号sel_CLK_1和第二选择延迟时钟信号sel_CLK_2中的一个。多路复用器410可将选择的选择延迟时钟信号分别提供给驱动器420。如上所述，驱动器420可通过使用选择的选择延迟时钟信号来生成相位插值时钟信号PI_CLK_out。参照图7B，驱动器420可被实现为CMOS反相器。具体地说，驱动器420可包括连接到电源电压VDD的PMOS晶体管PM以及连接到地电压VSS的NMOS晶体管NM。选择延迟时钟信号可从每个多路复用器410输入到驱动器420的输入端IN，并且输出端OUT可根据选择延迟时钟信号的电平状态连接到电源电压VDD或地电压VSS，因此，可生成输出信号，并可通过输出端OUT来输出输出信号。第一混合器400可通过驱动器420的输出信号来生成相位插值时钟信号PI_CLK_out。图8A是根据本发明构思的至少一个其他示例实施例的包括在图2的相位混合器220中的第一混合器500的详细的框图。图8B和图8C分别是根据本发明构思的至少一个其他示例实施例的包括在相位混合器220中的驱动器520和驱动器530的详细的电路图。参照图8A，与图7A的第一混合器400不同，第一混合器500可不包括多路复用器，但是可包括驱动器520和驱动器530。根据本发明构思的至少一个示例实施例，第一混合器500可根据可基于权重设置信号w_SS生成的相位插值时钟信号PI_CLK_out的相位的数量而包括不同数量的驱动器520和驱动器530。在图8A中，权重设置信号w_SS<7:0>可以是8位信号，因此，示出了包括8个第一驱动器520和8个第二驱动器530的示例实施例。然而，这仅是示例实施例，并且不限于此。第一混合器500可包括不同数量的驱动器520和驱动器530。此外，包括在图2中的相位混合器222中的第二混合器224可具有与图8A的第一混合器500相同的配置。第一驱动器520可接收由相位选择器选择的第一选择延迟时钟信号sel_CLK_1以及权重设置信号w_SS<n>。第一驱动器520可基于权重设置信号w_SS<n>而被选择性地启用或禁用。当第一驱动器520被启用时，第一驱动器520可通过使用第一选择延迟时钟信号sel_CLK_1来生成第一输出信号。第二驱动器530可接收由相位选择器选择的第二选择延迟时钟信号sel_CLK_2以及权重设置信号w_SS<n>。第二驱动器530可基于权重设置信号w_SS<n>而被选择性地启用或禁用。当第二驱动器530被启用时，第二驱动器530可通过使用第二选择延迟时钟信号sel_CLK_2来生成第二输出信号。第一混合器500可通过驱动器520的第一输出信号和驱动器530的第二输出信号，来生成相位插值时钟信号PI_CLK_out。参照图8B，第一驱动器520可被实现为CMOS反相器。具体地说，驱动器520可包括PMOS晶体管PM、NOMOS晶体管NM、连接在电源电压VDD与PMOS晶体管PM之间的第一开关装置SW_a1、连接在地电压VSS与NMOS晶体管NM之间的第二开关装置SW_a2以及反相器INV_a。根据本发明构思的至少一个示例实施例，第一开关装置SW_a1可被实现为PMOS晶体管PM'，第二开关装置SW_a2可被实现为NMOS晶体管NM'。第一驱动器520可通过权重设置信号w_SS<n>而被启用或禁用。具体地说，第二开关装置SW_a2可直接连接到反相器INV_a，权重设置信号w_SS<n>可被输入到第一开关装置SW_a1，被反相器INV_a反相的权重设置信号w_SS<n>的信号可被输入到第二开关装置SW_a2。可通过基于权重设置信号w_SS<n>的第一开关装置SW_a1和第二开关装置SW_a2的开关操作，来启用或禁用第一驱动器520。例如，当权重设置信号w_SS<n>处于具有值“1”的高电平时，第一开关装置SW_a1和第二开关装置SW_a2可被断开，使得第一驱动器520可被禁用。此外，当权重设置信号w_SS<n>处于具有值“0”的低电平时，第一开关装置SW_a1和第二开关装置SW_a2可被导通，使得第一驱动器520可被启用。第一选择延迟时钟信号sel_CLK_1可被输入到第一驱动器520的输入端IN，并且输出端OUT可根据第一选择延迟时钟信号sel_CLK_1的电平状态连接到电源电压VDD和地电压VSS，因此，第一输出信号可被生成并通过输出端OUT而被输出。参照图8C，第二驱动器530可具有与图8B的第一驱动器520的配置相似的配置。与第一驱动器520不同，第二驱动器530的反相器INV_b可连接到第一开关装置SW_b1。因此，权重设置信号w_SS<n>可被输入到第二开关装置SW_b2，被反相器INV_b反相的权重设置信号w_SS<n>的信号可被输入到第一开关装置SW_b1。通过这样的配置，即使当相同的权重设置信号w_SS<n>被输入到第一驱动器520和第二驱动器530时，第一驱动器520和第二驱动器530也可具有不同的状态。第二选择延迟时钟信号sel_CLK_2可被输入到第二驱动器530的输入端IN，并且输出端OUT可根据第二选择延迟时钟信号sel_CLK_2的电平状态连接到电源电压VDD和地电压VSS，因此，第二输出信号可被生成并通过输出端OUT而被输出。通过根据本实施例的不包括第一混合器500的多路复用器的配置，选择延迟时钟信号sel_CLK_1、sel_CLK_2可在没有任何多路复用器的情况下，分别被直接输入到驱动器520和驱动器530，因此，从相位选择器到驱动器520和驱动器530的信号线可被减少，从而降低，或可选地，最小化由于信号线的长度而发生的时钟失真。图9是根据本发明构思的至少一个示例实施例的用于描述通过图6的控制电路330执行的防止干扰的操作的示图。图10是根据本发明构思的至少一个示例实施例的用于描述通过图6的控制电路330的相位插值操作控制来生成相位插值时钟信号的操作的示图。参照图6以及图9的表格Table_2，根据本发明构思的至少一个示例实施例，控制电路330可生成用于控制相位插值器300的相位插值操作的选择控制信号sel_CS和权重设置信号w_SS。表格Table_2示出根据选择控制信号sel_CS的值以及权重设置信号w_SS的值生成的相位插值时钟信号PI_CLK_out的相位。根据本发明构思的至少一个示例实施例，控制电路330可生成多位信号，该多位信号包括与选择控制信号sel_CS对应的4位最高有效位(MSB)以及与权重设置信号w_SS对应的8位最低有效位(LSB)。此外，控制电路330可将选择控制信号sel_CS生成为二进制码，将权重设置信号w_SS生成为温度码。参照图4A，例如，控制电路330可选择第一粗相位间隔Interval_1，生成具有值“4’b0000”的选择控制信号sel_CS，并且将选择控制信号sel_CS提供给相位选择器310。此外，控制电路330可生成权重设置信号w_SS，并且可将权重设置信号w_SS提供给相位混合器320。如上所述，控制电路330可选择粗相位间隔Interval_1～Interval_8中的一个，以控制具有在选择的粗相位间隔内的插值相位的相位插值时钟信号PI_CLK_out被生成。根据本发明构思的至少一个示例实施例，当控制电路330选择不同的粗相位间隔并且改变选择控制信号sel_CS时，控制电路330可生成包括安全码Safe_Code的权重设置信号w_SS。通过这样，控制电路330可防止选择控制信号sel_CS的值和权重设置信号w_SS的值同时改变，从而减少，或可选地，最小化由于信号的改变而生成的干扰。安全码Safe_Code可以与刚好在选择控制信号sel_CS被改变之前由控制电路330生成的权重设置信号w_SS的值相同。因此，当控制电路330从第一粗相位间隔Interval_1到第二粗相位间隔Interval_2进行选择并且将选择控制信号sel_CS改变1位(从b’0000改变到b’0001)时，控制电路330可生成包括具有值8’b11111111的安全码Safe_Code的权重设置信号w_SS。根据本发明构思的至少一个示例实施例，当相位混合器320从控制电路330接收包括安全码Safe_Code的权重设置信号w_SS时，相位混合器320可生成与之前生成的相位插值时钟信号PI_CLK_out相同的信号。例如，当控制电路330将4’b0000的选择控制信号sel_CS以及8’b11111111的权重设置信号w_SS分别提供给相位选择器310和相位混合器320时，相位混合器320可生成具有45度相位的相位插值时钟信号PI_CLK_out。然后，当控制电路330将4’b0001的选择控制信号sel_CS以及包括安全码Safe_Code的权重设置信号w_SS分别提供给相位选择器310和相位混合器320时，相位混合器320可生成具有45度相位的相位插值时钟信号PI_CLK_out。如上所述，控制电路330可顺序地将包括选择控制信号sel_CS和权重设置信号w_SS的多位信号改变1位，并且将顺序改变的多位信号提供给相位选择器310和相位混合器320，从而控制插值操作。因此，在表Table_2中示出的选择控制信号sel_CS的值、权重设置信号w_SS的值以及根据选择控制信号sel_CS的值和权设置信号w_SS的值的相位插值时钟信号PI_CLK_out的相位仅是示例实施例，并且不限于此。各种实施例可被获得。参照图8A和图10，第一混合器500可通过使用第一选择延迟时钟信号sel_CLK_1和第二选择延迟时钟信号sel_CLK_2，来生成相位插值时钟信号PI_CLK_out。具体地说，当第一选择延迟时钟反相信号sel_CLK_1B(OUT)在第一时刻Ta从高电平转变到低电平时，基于权重设置信号w_SS被启用的第一驱动器520可生成并输出输出信号。从低电平转变到高电平的相位插值时钟信号PI_CLK_out的斜度可根据从第一时刻Ta到第二时刻Tb选择的第一驱动器520的数量而不同。此外，当第二选择延迟时钟反相信号sel_CLK_2B(OUT)在第二时刻Tb从高电平转变到低电平时，基于权重设置信号w_SS被启用的第二驱动器530可生成并输出输出信号。从低电平转变到高电平的相位插值时钟信号PI_CLK_out的斜度可从第二时刻Tb到第三时刻Tc相同。通过如上所述的第一混合器500的操作，相位插值时钟信号PI_CLK_out的相位可被选择。也就是说，第一混合器500可选择可选择的相位Selectable_PD中的一个，并且生成具有选择的相位的相位插值时钟信号PI_CLK_out。根据本实施例的可选择的相位Selectable_PD可通过使用包括安全码Safe_Code的权重设置信号w_SS而具有与第一选择延迟时钟信号sel_CLK_1和第二选择延迟时钟信号sel_CLK_2的相位相同的相位。图11是根据本发明构思的至少一个示例实施例的用于描述用于控制电路的相位插值操作控制的信号生成方法的流程图。参照图11，控制电路可生成用于生成执行第N数据采样操作所需的相位插值时钟信号的选择控制信号和权重设置信号(操作S210)。之后，控制电路可确定是否改变用于执行第N+1数据采样操作的选择控制信号(操作S220)。当选择控制信号被改变(操作S220为“是”)时，控制电路可生成改变的选择控制信号以及包括安全码的权重设置信号(操作S230)。当选择控制信号未被改变(操作S220为“否”)时，控制电路可生成与执行第N数据采样操作时生成的选择控制信号相同的选择控制信号以及改变的权重设置信号(操作S240)。控制电路可确定采样操作是否被执行完(操作S250)。当控制电路执行完采样操作(操作S250为“是”)时，控制电路可结束相位插值操作控制。当控制电路未执行完采样操作(操作S250为“否”)时，控制电路可对N执行递增操作(操作S260)，并且可生成用于生成执行下一数据采样操作所需的相位插值时钟信号的选择控制信号以及权重设置信号。图12A和图12B是根据本发明构思的至少一个示例实施例的用于具体描述相位插值器600的操作的示图。参照图12A，相位插值器600可包括相位选择器610、相位混合器620以及控制电路630。相位选择器610和相位混合器620均可包括一个或多个电路或电路系统，或者可通过一个或多个电路或电路系统来实现。以上至少参照图3和图7A至图8C讨论了根据本发明构思的至少一些示例实施例的示例相位选择器和相位混合器电路。相位选择器610可包括第一选择器612和第二选择器614。相位混合器620可包括第一混合器622和第二混合器624。根据本发明构思的至少一个示例实施例，第一选择器612可接收第一反相延迟时钟信号对Pair_a1和第二反相延迟时钟信号对Pair_b1。第二选择器614可接收第三反相延迟时钟信号对Pair_a2和第四反相延迟时钟信号对Pair_b2。如图9中所示，控制电路630可将具有值b’0000的选择控制信号sel_CS提供给相位选择器610。第一选择器612可基于选择控制信号sel_CS，来选择第一延迟时钟信号sel_CLK_0以及第一延迟时钟反相信号sel_CLK_180。第一选择器612可将第一延迟时钟信号sel_CLK_0作为第一选择延迟时钟信号提供给第一混合器622，并将第一延迟时钟反相信号sel_CLK_180作为第一选择延迟时钟反相信号提供给第二混合器624。第二选择器614可基于选择控制信号sel_CS，来选择第三延迟时钟信号sel_CLK_45以及第三延迟时钟反相信号sel_CLK_225。第二选择器614可将第三延迟时钟信号sel_CLK_45作为第二选择延迟时钟信号提供给第一混合器622，并将第三延迟时钟反相信号sel_CLK_225作为第二选择延迟时钟反相信号提供给第二混合器624。控制电路630可将具有值8b’11111111的权重设置信号w_SS提供给相位混合器620。第一混合器622可基于权重设置信号w_SS来生成具有45度相位的相位插值时钟信号PI_CLK_45。第二混合器624可基于权重设置信号w_SS来生成具有225度相位的相位插值时钟信号PI_CLK_225。参照图12B，控制电路630可选择不同的粗相位间隔，并且将具有改变的值b’0001的选择控制信号sel_CS'提供给相位选择器610。第一选择器612可基于选择控制信号sel_CS'，来选择第二延迟时钟信号sel_CLK_90以及第二延迟时钟反相信号sel_CLK_270。第一选择器612可将第二延迟时钟信号sel_CLK_90作为第一选择延迟时钟信号提供给第一混合器622，并将第二延迟时钟反相信号sel_CLK_270提供给第二混合器624。第二选择器614可执行与参照图12A描述的操作相同的操作。如上所述，当控制电路630改变选择控制信号sel_CS'时，控制电路630可将包括安全码Safe_Code的权重设置信号w_SS'提供给相位混合器620。根据本发明构思的至少一个示例实施例，安全码Safe_Code可具有与参照图12A生成的权重设置信号w_SS的值相同的值。第一混合器622可基于权重设置信号w_SS'，来生成具有与参照图12A生成的相位插值时钟信号相同的45度相位的相位插值时钟信号PI_CLK_45。此外，第二混合器624可基于权重设置信号w_SS'，来生成具有与参照图12A生成的相位插值时钟信号相同的225度相位的相位插值时钟信号PI_CLK_225。图13是根据本发明构思的至少一个示例实施例的用于描述执行有效的数据采样操作的控制电路730的操作的框图。参照图13，相位插值器700可包括相位选择器710、相位混合器720和控制电路730。相位选择器710和相位混合器720均可包括一个或多个电路或电路系统，或者可通过一个或多个电路或电路系统来实现。以上至少参照图3和图7A至图8C讨论了根据本发明构思的至少一些示例实施例的示例相位选择器和相位混合器电路。根据本发明构思的至少一个示例实施例的控制电路730可将时钟信息CLK_Info提供给数据采样器DS。时钟信息CLK_Info可以是指示当前接收的相位插值时钟信号与之前接收的相位插值时钟信号是否具有相同的相位的信息。数据采样器DS可基于时钟信息CLK_Info确定是否执行数据采样操作。具体地说，当基于时钟信息CLK_Info确定当前接收的相位插值时钟信号与之前接收的相位插值时钟信号具有相同的相位时，数据采样器DS可通过使用相位插值时钟信号来跳过数据采样操作。特别地，当相位插值器被用作为眼开放监视器(eyeopeningmonitor，EOM)时，通过以上的配置，相位插值器700可允许数据取样器DS有效地执行数据采样操作。根据本发明构思的至少一些示例实施例，数据采样器DS可包括一个或多个电路或电路系统，或者可通过一个或多个电路或电路系统来实现。图14是根据本发明构思的至少一个示例实施例的相位插值器800的框图。参照图14，相位插值器800可包括相位选择器810、相位混合器820、控制电路830、缓冲器840、占空比校正器(DCC)850和分频器860。相位选择器810和相位混合器820、缓冲器840、占空比校正器(DCC)850和分频器860均可包括一个或多个电路或电路系统，或者可通过一个或多个电路或电路系统来实现。例如，以上至少参照图3和图7A至图8C讨论了根据本发明构思的至少一些示例实施例的示例相位选择器和相位混合器电路。缓冲器840可基于从控制电路830接收的缓冲控制信号buff_CS，执行调整从相位选择器810接收的选择延迟时钟信号对sel_CLK_1、sel_CLK_2和选择延迟时钟反相信号对sel_CLK_1B、sel_CLK_2B的转换速率的缓冲操作。DCC850可基于从控制电路830接收的DCC控制信号DCC_CS，来校正从相位混合器820接收的相位插值时钟信号和相位插值时钟反相信号的占空比。此外，分频器860可基于从控制电路830接收的分频控制信号Div_CS，生成频率被分频的相位插值时钟信号PI_CLK_out和相位插值时钟反相信号PI_CLK_outB。以上描述了相位选择器810、相位混合器820和控制电路830的详细操作，因此这里不被重复。根据本发明构思的至少一些示例实施例，相位选择器810、相位混合器820和控制电路830可具有与(例如)以上针对图1至图13讨论的相位选择器、相位混合器和控制电路中的一个或多个的结构和/或操作相同的结构和/或操作。图15是根据本发明构思的至少一个示例实施例的包括用于执行通信操作的设备910和设备920的系统900的框图。系统900可包括第一设备910和第二设备920。第一设备910和第二设备920可互相通信。第一设备910和第二设备920可以是包括计算机、网络元件(例如，路由器和交换机)、便携式通信设备等的处理设备。第一设备910可包括相位插值器911、锁相环(PLL)/延迟锁相环(DLL)电路912、接收器913、数据采样器914、数据处理器915和RAM916。第二设备920可包括发送器923、数据处理器925和RAM926。数据处理器915和数据处理器925可以是微处理器或中央处理器(CPU)。RAM916和RAM926可包括动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDRSDRAM)和静态RAM(SRAM)等。第二设备920的发送器923可通过通信信道901将数据流提供给第一设备910的接收器913。接收器913可将接收的数据流提供给数据采样器914。如参照图1所述，相位插值器911可从PLL/DLL电路912接收参考信号，即，多个延迟时钟信号，通过使用多个参考信号生成具有不同相位的相位插值时钟信号，并且将相位插值时钟信号提供给数据采样器914。数据采样器914可通过使用相位插值时钟信号，对数据流执行多次数据采样操作，以生成采样数据。数据采样器914可将采样数据提供给数据处理器915。数据处理器915可通过使用RAM916来处理数据样本。此外，数据处理器915可基于处理数据流的结果来测量数据EYE的大小，并且输出通信信道901的状态信息。如上所述，数据处理器915可执行EOM操作。根据本发明构思的至少一些示例实施例，相位插值器911可具有与(例如)以上针对图1至图14讨论的相位插值器中的一个或多个相位插值器的结构和/或操作相同的结构和/或操作。图16是根据本发明构思的至少一个示例实施例的时钟和数据恢复(CDR)设备1000的框图。参照图16，CDR设备1000可包括PLL/DLL电路1200和CDR环电路1400。CDR环电路1400可包括相位插值器1410、数据采样器1420和CDR环控制电路1430。根据本发明构思的至少一些示例实施例，相位插值器1410可具有与(例如)以上针对图1至图15讨论的相位插值器中的一个或多个相位插值器的结构和/或操作相同的结构和/或操作。PLL/DLL电路1200可从外部接收晶振参考时钟信号crystal_ref_CLK，并且通过使用晶振参考时钟信号crystal_ref_CLK生成参考时钟信号ref_CLK。如上所述，相位插值器1410可接收参考时钟信号ref_CLK，并且基于从CDR环控制电路1430接收的环控制信号L_CS生成相位插值时钟信号PI_CLK_out。具体地说，相位插值器1410的控制电路可基于环控制信号L_CS生成选择控制信号和权重设置信号。相位插值器1410的信号生成器可基于选择控制信号和权重设置信号，来生成相位插值时钟信号PI_CLK_out。数据采样器1420可从外部接收数据流DATAStream，通过使用相位插值时钟信号PI_CLK_out来执行采样操作，并且生成采样数据DATA_samples。数据采样器1420可将采样数据DATA_samples提供给CDR环控制电路1430。CDR环控制电路1430可基于执行时钟和数据恢复操作的结果来生成环控制信号L_CS。具体地说，CDR环控制电路1430可通过使用4个相位的采样数据DATA_samples，来确定由相位插值器1410生成的相位插值时钟信号PI_CLK_out是否位于采样数据DATA_samples的中心。作为确定的结果，CDR环控制电路1430可生成环控制信号L_CS。通过上述的CDR环操作，相位插值器1410可生成恢复时钟信号recovered_CLK，并将恢复时钟信号recovered_CLK提供给数据采样器1420。数据采样器1420可通过使用恢复时钟信号recovered_CLK生成恢复数据recovered_DATA。如上所述，CDR环电路1400可生成恢复时钟信号recovered_CLK和恢复数据recovered_DATA，并且将恢复时钟信号recovered_CLK和恢复数据recovered_DATA提供给CDR设备1000的处理器。因此，已经描述了本发明构思的示例实施例，将显而易见的是可以以多种形式对本发明构思的示例实施例进行改变。这样的改变不被视为脱离本发明构思的示例实施例的意图的精神和范围，并且如本领域技术人员显而易见，所有这样的修改意图被包括在权利要求的范围内。当前第1页1 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