一种增强电压缓冲器线性度的电路的制作方法

本实用新型涉及芯片设计领域，具体涉及一种增强电压缓冲器线性度的电路。

背景技术：

软件无线电等通信系统的关键器件是高速模数转换器(ADC)。随着技术的发展，ADC已实现16bit 300Msps采样速率，以适应高性能多载波无线通信应用需求。通常情况下高速ADC采样电容会流过非常大的瞬态电流，导致噪声和线性度降低。同时封装和PCB寄生也会引起ADC性能退化，而且这两部分寄生影响很难预测。为改善上述导致ADC线性退化的因素同时简化设计，现在主流的设计是在高性能流水线结构ADC采样电容前加上一个电压缓冲器，使之更容易驱动采样电容。实现缓冲器的高线性有许多难点，其中最大的难点是大信号流过缓冲器的电流对采样电容的充放电，由于MOS管的I-V非线性特征导致缓冲器输入输出的非线性，其关系如下方程所示：

Itot＝Ibias+Itransient≈1/2Kp(Ggs-Vth)^2

当ADC采用很大的采样电容或者很高的输入信号频率时，这种由于缓冲所引入的非线性更严重，恶化了高速流水线结构ADC的线性度。为了改善输入缓冲器的非线性，常规的方法是增加源跟随器的偏置电流，减小信号瞬变电流和偏置电流的比例以降低非线性影响。但是这个方法不但显著增加功耗，而且会增加源跟随器面积，导致前级负载加大。

为了尽量降低输入缓冲器功耗，现有技术中存在使用NPN和PNP两个三极管构成的推挽输出结构，在相同偏置电流的情况下该结构能减少将近一半输出阻抗。但这种结构要求在相同电流条件下，推挽的两个互补管子具有完全相同的渡越时间，这在半导体工艺上很难实现。还有一种基于传统的Class-A源跟随缓冲器的线性增强结构。这个结构中，用一个电容器连接在缓冲器输入端和偏置电流源之间。当缓冲器给ADC内采样电容充电时，电容同时被充电，并且会从缓冲器源跟随器的偏置电流中抽取电流，这意味着源跟随器只有非常少的瞬时电流。理想情况下，如果该电容和采样电容相等，源跟随器几乎没有瞬变电流流过，也就是形成电流对消，从而缓冲器获得良好的线性度和功耗的平衡。在实际情况中，电流对消效果受限于源跟随器的阻抗。但这个结构更严重的缺点是增加的电容会对前级形成一个很大的负载，影响了缓冲器的驱动效果。因此芯片设计中要花大量精力去平衡线性度和前级负载。

技术实现要素：

实用新型目的：为了解决现有技术存在的问题，在不增加输入端负载的同时改善输入缓冲器线性度，本实用新型提供一种增强电压缓冲器线性度的电路。

技术方案：一种增强电压缓冲器线性度的电路，包括电压缓冲器及负载电容C_S，所述电压缓冲器包括第一晶体管M₀、第二晶体管M₁及偏置电流源I；所述第一晶体管M₀的栅极连接输入信号，漏极连接电源电压，源级连接负载电容C_S的输入端以及第二晶体管M₁的漏极；所述第二晶体管M₁的栅极连接固定偏置电压，源级连接偏置电流源I的输入端；偏置电流源I的输入端与负载电容C_S的输出端连接，偏置电流源I的输出端接地。

进一步的，所述偏置电流源I的输入端与负载电容C_S的输出端直接连接。

进一步的，所述偏置电流源I的输入端与负载电容C_S的输出端之间通过交流耦合电容C_ac连接。

进一步的，所述第一晶体管M₀和第二晶体管M₁为NMOS管。

进一步的，所述第一晶体管M₀和第二晶体管M₁为PMOS管。

进一步的，所述第一晶体管M₀和第二晶体管M₁为双极型晶体管。

进一步的，所述负载电容C_S为采样电容。

进一步的，所述负载电容C_S为模数转换器中的采样电容。

进一步的，所述电压缓冲器为集成芯片。

有益效果：本实用新型提供的一种增强电压缓冲器线性度的电路，与现有技术相比，在不增加输入端负载的同时，可以改善输入缓冲器线性度，电路结构简单，构思巧妙，不增加芯片面积和功耗，有效提升了高速开关电容电路的性能。

附图说明

图1是本实用新型实施例一的电路结构图；

图2是本实用新型实施例二的电路结构图。

具体实施方式

下面结合附图和具体实施例对本实用新型作进一步说明。

实施例一：如图1所示，增强电压缓冲器线性度的电路包括电压缓冲器1及负载电容C_S，所述电压缓冲器1包括第一晶体管M₀、第二晶体管M₁及偏置电流源I；所述第一晶体管M₀的栅极连接输入信号V_in，漏极连接电源电压V_CC，源级连接负载电容C_S的输入端以及第二晶体管M₁的漏极；所述第二晶体管M₁的栅极连接固定偏置电压V_p，源级连接偏置电流源I的输入端；偏置电流源I的输入端与负载电容C_S的输出端直接连接，偏置电流源I的输出端接地。第一晶体管M₀和第二晶体管M₁为NMOS管。电压缓冲器1集成为芯片，芯片上留有相应的与负载电容相接的引脚。

本实施例提供了一个负载电容C_S输出端到缓冲器偏置电流源I输入端的通道，简单的将负载电容Cs的输出端(B点)和缓冲器的直流偏置电流源I的输入端(A点)相连。其中第一晶体管M₀是缓冲器核心器件，第二晶体管M₁可增强偏置电流源I的输出阻抗。当电压缓冲器1对采样电容C_S充电时，瞬时电流会流过C_S然后回到缓冲器的偏置电流源I，于是源跟随器第一晶体管M₀增加的瞬态电流和减少的偏置电流相等。由于源跟随器第一晶体管M₀的总电流包括瞬态电流和偏置电流，因此这个结构可以使第一晶体管M₀的电流与输入信号V_in幅度无关、与瞬态电流大小无关以及和信号频率无关，最终第一晶体管M₀电流保持恒定。相对于现有技术在电压缓冲器输入端和偏置电流源之间连接一个电容器的方法，本实用新型可以获得同样的电流对消效果，但同时改善了现有技术结构对前级负载的影响。

本实施例中的负载电容C_S为模数转换器ADC中的采样电容，也可以是其他类似的开关电容电路中的采样电容，即该增强电压缓冲器线性度的电路不局限于用在模数转换器上。第一晶体管M₀和第二晶体管M₁也可以是PMOS管或双极型晶体管等，效果一样。

实施例二：如图2所示，增强电压缓冲器线性度的电路包括电压缓冲器1及负载电容C_S，所述电压缓冲器包括第一晶体管M₀、第二晶体管M₁及偏置电流源I；所述第一晶体管M₀的栅极连接输入信号Vin，漏极连接电源电压V_cc，源级连接负载电容C_S的输入端以及第二晶体管M₁的漏极；所述第二晶体管M₁的栅极连接固定偏置电压V_p，源级连接偏置电流源I的输入端；偏置电流源I的输入端与负载电容C_S的输出端之间通过交流耦合电容C_ac连接，偏置电流源I的输出端接地。第一晶体管M₀和第二晶体管M₁为NMOS管。电压缓冲器1集成为芯片，芯片上留有相应的与负载电容相接的引脚。

在实际电路中，有时由于电压缓冲器1的直流偏置和负载电容C_S的直流偏置电压不同，导致从负载电容Cs的输出到偏置电流源I的输入端直接连接无法实现，这时可以在负载电容Cs输出端(B点)和偏置电流源I输入端(A点)间增加一个交流耦合电容C_ac，通过交流耦合电容C_ac相连，同样在改善输入缓冲器线性度的同时不会增加前级负载，对系统影响很小，提高了设计优化收敛的效率。因此，本实施例是一个更加实用的电路结构，优点是第二晶体管M₁源极和负载电容C_S输出端的直流电压偏置电压可以不同，便于灵活设计。

本实施例中的负载电容C_S为模数转换器ADC中的采样电容，也可以是其他类似的开关电容电路中的采样电容，即该增强电压缓冲器线性度的电路不局限于用在模数转换器上。第一晶体管M₀和第二晶体管M₁也可以是PMOS管或双极型晶体管等，效果一样。

本电路曾在65nm工艺中仿真验证过，对于输入信号从300M到2GHz，相比传统电路，在同样负载和电流情况下，线性度可提高5-20dB，充分说明了本实用新型的有效性。而且电路结构简单，构思巧妙，可以在不增加芯片面积和功耗的情况下，改善输入缓冲器的线性度，有效提升了高速流水线ADC的性能。