集成电路及其电子器件的制作方法

本公开涉及用于集成电路的I/O驱动器的领域，并且更具体地涉及容忍由热载流子注入引起的老化效应的I/O驱动器。

背景技术：

半导体工业的进步继续提供较小的器件几何形状。随着几何形状的减小，一些失效机制已变得更加显著。对于亚微米范围器件中器件故障最重要的因素之一是热载流子注入(HCI)。HCI是将高能电荷注入到FET器件的栅极电介质中、并且可能寄存在电介质中的效应。陷阱电荷可以随时间累积，并影响晶体管的导通电压和漏极电流，并且可以最终导致器件随着时间的推移而劣化操作。

载流子注入是晶体管的源极和漏极之间的场强的函数。场强是源极和漏极沟道之间的物理距离和电压差的函数。因此，半导体器件的几何形状的减小伴随着器件的操作电压的降低。多年前在5伏特电压下操作的许多逻辑器件现在在3.3伏特或更低的电压下操作。

因此，在许多现代集成电路中，核心电路通常在比I/O电路更低的电压下操作。这提供了在更高的速度下运行、具有更低功耗的核心电路设计。然而，由于这种核心电路设计的最大操作电压也较低，所以在没有考虑特殊设计的情况下，这些器件可能不会直接与当前已知的I/O电路一起使用。具体来说，I/O电路上的应力必须被考虑和计算在内，否则，由于HCI随时间的劣化，会导致器件的操作受到负面影响。

因此，需要I/O电路的进一步开发。

技术实现要素：

本实用新型提供一种集成电路和电子器件，能够容忍由热载流子注入引起的老化效应。

本

技术实现要素：
是为了介绍下面在详细描述中进一步描述的概念的选择。本实用新型内容并非旨在标识所要求保护的主题的关键特征或基本特征，也非旨在用于帮助限制所要求保护的主题的范围。

集成电路包括IO节点以及与其耦合的IO驱动器。IO驱动器具有：第一驱动电路，具有第一PMOS晶体管，第一PMOS晶体管具有被耦合到电源节点的源极以及被耦合以接收PMOS驱动信号的栅极；以及第一NMOS晶体管，具有被耦合到接地的源极、与第一PMOS晶体管的漏极耦合的漏极、以及被耦合以接收NMOS驱动信号的栅极。IO驱动器还具有：第二驱动电路，具有第二PMOS晶体管，第二PMOS晶体管具有被耦合到电源节点的源极以及栅极，栅极被耦合以接收PMOS驱动信号的第一延迟版本；以及第二NMOS晶体管，具有与第二PMOS晶体管的漏极耦合的漏极、被耦合到接地的源极、以及栅极，栅极被耦合以接收NMOS驱动信号的第一延迟版本。

第一电容器可以被耦合在第一PMOS晶体管的漏极和第一NMOS晶体管的漏极之间，并且第二电容器可以被耦合在第二PMOS晶体管的漏极和第二NMOS晶体管的漏极之间。

IO驱动器还可以包括：第三驱动电路，具有第三PMOS晶体管，第三PMOS晶体管具有被耦合到电源节点的源极、漏极、以及栅极，栅极被耦合以接收PMOS驱动信号的第二延迟版本；以及第三NMOS晶体管，具有与第三PMOS晶体管的漏极耦合的漏极、被耦合到接地的源极、以及被耦合以接收NMOS驱动信号的第二延迟版本的栅极。

第三电容器可以被耦合在第三PMOS晶体管的漏极和第三NMOS晶体管的漏极之间。

IO驱动器还可以包括：第四驱动电路，具有第四PMOS晶体管，第四PMOS晶体管具有被耦合到电源节点的源极、漏极、以及栅极，栅极被耦合以接收PMOS驱动信号的第三延迟版本；以及第四NMOS晶体管，具有与第四PMOS晶体管的漏极耦合的漏极、被耦合到接地的源极、以及栅极，栅极被耦合以接收NMOS驱动信号的第三延迟版本。

第四电容器可以被耦合在第四PMOS晶体管的漏极和第四NMOS晶体管的漏极之间。

预驱动器电路可以被配置为生成PMOS驱动信号和NMOS驱动信号。

电平移位器可以被配置为接收数据信号并被配置为输出经电平移位的数据信号；并且其中预驱动器电路根据经电平移位的数据信号生成PMOS驱动信号和NMOS驱动信号。

集成电路，包括：IO节点；被耦合到该IO节点的IO驱动器，该IO驱动器包括：第一驱动电路，包括：第一PMOS晶体管，具有被耦合到电源节点的源极、漏极、以及被耦合以接收PMOS驱动信号的栅极；第二PMOS晶体管，具有被耦合到该第一PMOS晶体管的该漏极的源极、被耦合到第一中心节点的漏极、以及被耦合到低参考电压的栅极；第一NMOS晶体管，具有被耦合到该中心节点的漏极、源极以及被耦合到高参考电压的栅极；第二NMOS晶体管，具有被耦合到该第一NMOS晶体管的该源极的漏极、被耦合到接地的源极、以及被耦合以接收NMOS驱动信号的栅极；第二驱动电路，包括：第三PMOS晶体管，具有被耦合到该电源节点的源极、漏极以及被耦合以接收该PMOS驱动信号的第一延迟版本的栅极；第四PMOS晶体管，具有被耦合到该第三PMOS晶体管的该漏极的源极、被耦合到第二中心节点的漏极、以及被耦合到该低参考电压的栅极；第三NMOS晶体管，具有被耦合到该中心节点的漏极、源极、以及被耦合到该高参考电压的栅极；第四NMOS晶体管，具有被耦合到该第三NMOS晶体管的该源极的漏极、被耦合到接地的源极、以及被耦合以接收该NMOS驱动信号的第一延迟版本的栅极；其中该IO节点经由该第一中心节点和该第二中心节点耦合到该IO驱动器。

电子器件，包括：IO引脚；被耦合到该IO引脚的IO驱动器，该IO驱动器包括：第一驱动电路，包括：第一PMOS驱动电路，在PMOS驱动信号的控制下操作；第一NMOS驱动电路，与第一中心节点处的该第一PMOS驱动电路串联耦合，并在NMOS驱动信号的控制下操作；第二驱动电路，包括：第二PMOS驱动电路，在该PMOS驱动信号的第一延迟版本的控制下操作；第二NMOS驱动电路，在第二中心节点处与该第二PMOS驱动电路串联耦合，并在该NMOS驱动信号的第一延迟版本的控制下操作；其中该第一中心节点和该第二中心节点被电阻地耦合。

附图说明

图1是根据本公开的用于集成电路的I/O电路的示意图，I/O电路包括I/O驱动器。

图2A是I/O电路在I/O焊盘处的输出电压的曲线图。

图2B是I/O电路的I/O驱动器的NMOS晶体管的漏极电压的曲线图。

具体实施方式

下面将描述本公开的一个或多个实施例。这些描述的实施例仅是本公开技术的示例。此外，为了提供简明的描述，实际实现的一些特征可能未在说明书中描述。当介绍本公开的各种实施例的元素时，冠词“一(a)”、“一个(an)”和“所述(the)”旨在表示存在一个或多个元素。术语“包括”、“包含”和“具有”旨在是包容性的，并且意味着除了所列出的元素之外可以存在附加元素。

参考图1，现在描述用于集成电路或其他器件的输入/输出(I/O)接口100。I/O接口100包括电平移位器102，电平移位器102接收数据并生成用于预驱动器104的控制信号。预驱动器104生成用于驱动器101的PMOS驱动信号PD和NMOS驱动信号ND。参考发生器106生成待由驱动器101使用的低参考电压REFL和高参考电压REFH。REFL和REFH是用于偏置共源共栅晶体管QP2、QP4、QP6、QP8和QN1、QN3、QN5、QN7的栅极的偏置电压

驱动器101包括四个级联驱动电路120、130、140和150。现在描述第一驱动电路120，并且第一驱动电路120包括PMOS晶体管QP1，PMOS晶体管QP1具有被耦合到电源电压(例如，3.3v)的源极、以及被直接耦合到PMOS驱动信号PD的栅极。PMOS晶体管QP2具有被耦合到节点N9处的PMOS晶体管QP1的漏极的源极、被耦合到中心节点N1的漏极、以及被低参考电压REFL偏置的栅极。

NMOS晶体管QN1的漏极被耦合到中心节点N1，并且其栅极被高参考电压REFH偏置。NMOS晶体管QN2的漏极被耦合到节点N5处的NMOS晶体管QN1的源极、其源极被耦合到接地、并且其栅极被耦合到NMOS驱动信号ND。

电容器C1将晶体管QP1的漏极电容地耦合到晶体管QN2的漏极。

现在描述第二驱动电路130，并且第二驱动电路130包括PMOS晶体管QP3，PMOS晶体管QP3的源极被耦合到电源电压、其栅极被耦合以从延迟块110接收PMOS驱动信号PD的延迟版本。PMOS晶体管QP4具有被耦合到在节点N10处的PMOS晶体管QP3的漏极的源极、被耦合到中心节点N2的源极、以及被低参考电压REFL偏置的栅极。

NMOS晶体管QN3具有被耦合到中心节点N2的漏极、以及被高参考电压REFH偏置的栅极。NMOS晶体管QN4具有被耦合到节点N6处的NMOS晶体管QN3的源极的漏极、被耦合到接地的源极、以及被耦合以从延迟块113接收NMOS驱动信号ND的延迟版本的栅极。

电容器C2将晶体管QP3的漏极电容地耦合到晶体管QN4的漏极。

现在描述第三驱动电路140，第三驱动电路140包括PMOS晶体管QP5，PMOS晶体管QP5具有被耦合到电源电压的源极、以及被耦合以从延迟块111接收PMOS驱动信号PD的进一步延迟版本的栅极。PMOS晶体管QP6具有被耦合到节点N11处的PMOS晶体管QP5的漏极的源极、被耦合到中心节点N3的源极、以及被低参考电压REFL耦合偏置的栅极。

NMOS晶体管QN5具有被耦合到中心节点N3的漏极、以及被高参考电压REFH偏置的栅极。NMOS晶体管QN6具有被耦合到节点N7处的NMOS晶体管QN5的源极的漏极、被耦合到接地的源极、以及栅极，栅极被耦合以从延迟块114接收NMOS驱动信号ND的进一步延迟版本。

电容器C3将晶体管QP5的漏极电容地耦合到晶体管QN6的漏极。

现在描述第四驱动电路150，第四驱动电路150包括PMOS晶体管QP7，PMOS晶体管QP7具有被耦合到电源电压的源极、以及栅极，栅极被耦合以从延迟块112接收PMOS驱动信号PD的又一延迟版本。PMOS晶体管QP8具有被耦合到PMOS晶体管QP7的漏极的源极、被耦合到中心节点N4的源极、以及被低参考电压REFL偏置的栅极。

NMOS晶体管QN7具有被耦合到中心节点N3的漏极、以及被耦合到高参考电压REFH的栅极。NMOS晶体管QN8具有被耦合到在节点N8处的NMOS晶体管QN7的源极的漏极、被耦合到接地的源极、以及栅极，栅极被耦合以从延迟块115接收NMOS驱动信号ND的又一延迟版本。

电容器C4将晶体管QP7的漏极电容地耦合到晶体管QN8的漏极。

电阻器R1将中心节点N1耦合到中心节点N2。电阻器R2将中心节点N2耦合到中心节点N3。电阻器R3将中心节点N3耦合到中心节点N4。中心节点N4进而被耦合到I/O焊盘119。输出电容器Cout被耦合在I/O焊盘119和接地之间。

在一些情况下，电平移位器102和预驱动器104的功能可以由一个电路(而不是两个单独的电路)来执行。此外，如果电平移位器102具有足够的驱动能力来驱动驱动器101中的晶体管的栅极，则可以省略预驱动器104。

在操作中，预驱动器104基于数据生成PMOS驱动信号PD和NMOS驱动信号ND。这些信号用于接通PMOS晶体管QP1或NMOS晶体管QN2，以便在中心节点N1处产生逻辑高电平或逻辑低电平。由延迟块110和113产生的这些信号的第一延迟版本(例如，具有5ns的延迟)用于接通PMOS晶体管QP3或NMOS晶体管QN4，以便在中心节点N2处产生逻辑高电平或逻辑低电平。类似地，由延迟块111和114产生的这些信号的第二延迟版本(例如，具有10ns的总延迟)用于接通PMOS晶体管QP5或NMOS晶体管QN6，以便在中心节点N3处产生逻辑高电平或逻辑低电平。类似地，由延迟块112和115产生的这些信号的第三延迟版本(例如，具有15ns的总延迟)用于接通PMOS晶体管QP7或NMOS晶体管QN8，以便在中心节点N4处产生逻辑高电平或逻辑低电平。

从图2A中可以看出，通过使用连续延迟的PMOS和NMOS驱动信号PD和ND，转换期间焊盘119处的电压是中心节点N1、N2、N3和N4处的电压(具有平滑和一致的下降时间)的组合。可以在图2B中看到节点N5、N6、N7和N8处的电压的对应下降时间。

在瞬态条件下，节点N1和N5之间的电位差不超过NMOS晶体管QN1的击穿电压。这通过耦合电容C1和延迟机制来实现，使得节点N1和N5处的电压以相同的速率下降。这种相同的功能和机制也适用于NMOS晶体管QN3、QN5和QN7。因此，每个NMOS晶体管在瞬态下降时间条件(有助于显著地进一步降低HCI效应)下，在其漏极和源极之间具有最小电位差(小于电过载或击穿电压)。

通过使用级联驱动电路120、130、140和150，从逻辑高电平到逻辑低电平的转换期间，焊盘119处电压的下降时间随阶段保持相对一致。这里，与现有技术的I/O驱动器的下降时间相比，HCI对本公开的I/O电路100的下降时间的影响减少了70％。

这使得I/O电路100非常适合于老化影响特别有害的恶劣环境，因为器件的修理和更换是困难或不可能的。例如，I/O电路100特别适用于卫星、空间探测和太空飞船。I/O电路100还适用于需要长寿命的各种其他应用(例如，机顶盒、组网设备、游戏设备和服务器)。

在该I/O驱动器100中使用的各种晶体管可以具有28A°的厚度，并且可以具有1.8V的最大公差电压。I/O电源电压可以高于1.8V。如上所述，该I/O驱动器100容忍来自高I/O电源电压的电过载、以及在瞬态期间由NMOS晶体管的源极和漏极之间的高电位差引起的高HCI影响。通过独特的延迟机制和耦合电容效应降低了HCI的影响。如上所述，与先前的I/O驱动器相比，HCI对I/O驱动器100的影响减少了70％。

虽然已经关于有限数量的实施例描述了本公开，但是受益于本公开的本领域技术人员将会理解，可以设想出不脱离本文所公开的范围的其他实施例。因此，本公开的范围仅由所附权利要求限制。