本公开涉及数控振荡器和数控注入锁定分频器电路。
背景技术：
锁相环(PLL)频率合成器可以采用注入锁定数控振荡器(ILD)作为反馈分频器的第一级。与其它类型的分频器相比，ILD可以使用更少的功率。ILD的缺点是仅在窄频带上的有限的注入锁定范围。该有限的锁定范围还可以取决于制造过程的变化。此外，包括PLL的一些应用可以用具有大输入幅度的频率调制来操作，例如调频连续波(FMCW)雷达。能够用高幅度频率调制进行操作的ILD可能会引入不想要的噪声。因此，宽锁定范围和低噪声ILD的设计可能是一些应用将使用电流模式逻辑(CML)分频器的原因，然而CML分频器可能消耗比ILD更多的功率。
技术实现要素：
总体上，本公开涉及包括数控振荡器(DCO)和注入锁定数控振荡器(ILD)的频率合成器电路。ILD输出信号的频率是DCO输出信号的频率的几分之一，并且被锁相到DCO输出信号。根据本公开的技术的频率合成器电路利用驱动DCO的相同调制输入信号来驱动ILD，其中，调制输入信号被缩放以解决DCO和ILD的增益之间的任何失配。利用与主DCO相同的缩放调制信号来驱动ILD使得DCO输出信号与ILD的分频固有振荡频率之间的频率偏移最小化。最小化频率偏移使得ILD的锁定更鲁棒，并且减小了来自ILD的抖动贡献。
在一个示例中，本公开涉及一种电路，包括：数控振荡器(DCO)；以及注入锁定数字数控振荡器分频器(ILD)，其被配置成调整ILD的固有振荡频率以跟踪来自DCO的第一信号。
在另一示例中，本公开涉及一种锁相环(PLL)电路，包括：具有ILD控制输入元件、ILD注入输入元件和ILD输出元件的注入锁定数字数控振荡器分频器(ILD)；自适应控制单元(ACU)，其中ACU：接收误差信号和第一调制输入信号，并且输出ILD控制信号和数控振荡器(DCO)控制信号。该电路还包括数字环路滤波器(DLF)，其中，DLF接收误差信号并且将经滤波的误差信号输出至ACU，以及其中：ILD控制输入元件接收ILD控制信号，其中ILD控制字设定ILD的固有振荡频率，ILD从ILD输出元件输出第一输出信号，其中固有振荡频率设定第一输出信号的频率，并且误差信号包括第一输出信号。
在另一示例中，本公开涉及一种方法，包括将锁相环(PLL)切换到校准模式，其中，校准模式包括：将主振荡器与PLL隔离，切换PLL的注入锁定数控振荡器(ILD)分频器的控制输入以接收第一输入控制信号，用ILD作为PLL振荡器来操作PLL，以及通过PLL的自适应控制单元(ACU)来估计校准值，其中：ACU接收误差信号和第一调制输入信号作为输入，并且校准值将第一调制输入信号与第二调制输入信号相关联。
在附图和下面的描述中阐述本公开的一个或更多个示例的细节。本公开的其它特征、目的和优点将从说明书和附图以及权利要求中显而易见。
附图说明
图1A是示出根据本公开的一个或更多个技术的、包括数控振荡器(DCO)和注入锁定数控振荡器(ILD)的示例频率合成器电路的示意性框图；
图1B是描绘由ILD固有频率与注入频率之差引起的对抖动的影响的曲线图；
图2A至图2D描绘了被实现为LC振荡器的、例如可以用于高性能毫米波(mm波)频率合成器中的示例DCO电路和ILD电路；
图3是示出根据本公开的一个或更多个技术的、包括数控振荡器(DCO)和注入锁定数控振荡器(ILD)的示例频率合成器电路的示意性框图；
图4是示出根据本公开的一个或更多个技术的、使用鲁棒的DCO/ILD拓扑的示例锁相环(PLL)电路的示意性和概念性框图；
图5是示出根据本公开的一个或更多个技术的、使用鲁棒的DCO/ILD拓扑的具有调制输入的示例PLL电路的示意性和概念性框图；
图6是示出根据本公开的一个或更多个技术的、使用鲁棒的DCO/ILD拓扑的具有直接到ILD的缩放调制输入的示例PLL电路的示意性和概念性框图；
图7是示出根据本公开的一个或更多个技术的、使用鲁棒的DCO/ILD拓扑的具有两点调制输入的示例PLL电路的示意性和概念性框图；
图8是示出根据本公开的一个或更多个技术的、包含自适应校准单元以估计系数的具有两点调制输入的示例PLL电路的示意性和概念性框图；
图9是示出根据本公开的一个或更多个技术的、包含数字技术以估计系数的具有两点调制输入的示例PLL电路的示意性和概念性框图；
图10是示出根据本公开的一个或更多个技术的、包含开环校准构思的具有两点调制输入的示例PLL电路的示意性和概念性框图；
图11是示出根据本公开的一个或更多个技术的、包含数字技术以估计系数的具有两点调制输入的PLL的校准模式的流程图。
具体实施方式
本公开涉及包括数控振荡器(DCO)和注入锁定数控振荡器(ILD)的频率合成器电路。ILD输出信号的频率是DCO输出信号的频率的几分之一，并且被锁相到DCO输出信号。根据本公开的技术的频率合成器电路利用驱动DCO的相同调制输入信号来驱动ILD，其中，调制信号被缩放以解决DCO和ILD的增益之间的任何失配。ILD的输入增益是缩放因子。利用与主DCO相同的缩放调制信号来驱动ILD使得DCO输出信号与ILD的分频固有振荡频率之间的频率偏移最小化。最小化频率偏移使得ILD的锁定更鲁棒，并且减小了来自ILD的抖动贡献。
与电流模式逻辑(CML)分频器相比，频率合成器电路中的ILD消耗显著更少的功率。在一些示例中，ILD可以消耗CML分频器十分之一的功率。根据本公开的技术的频率合成器电路克服了ILD的小锁定范围的缺点并且实现了鲁棒的ILD。利用鲁棒的ILD，频率合成器电路可以以例如FMCW雷达应用所需的大调制幅度来工作。
另外，具有鲁棒的ILD的频率合成器电路可以被包括在具有新型校准布置的锁相环(PLL)电路中。在校准模式下，ILD可以用作PLL电路中的主PLL振荡器，而DCO与环路隔离。使用自适应滤波或类似的方法来确定未知系统的增益，可以获得用作PLL振荡器的ILD的输入增益。PLL电路将在校准模式期间估计的该输入增益设定为输入至ILD的调制信号的系数。该输入增益与用作上述ILD输入增益的缩放因子相同。在工作模式下，DCO返回到环路，并且校准电路回到估计DCO的输入增益。这种校准与ILD固有频率的连续调整相结合得到具有鲁棒的ILD的PLL频率合成器。针对可以用于包括雷达应用、AM和FM信号解调和其它应用的各种电路中的PLL，使用鲁棒的ILD可以消耗显著更少的功率。
图1A是示出根据本公开的一个或更多个技术的、包括数控振荡器(DCO)和注入锁定数控振荡器(ILD)的示例频率合成器电路的示意性框图。在一些示例中，注入锁定数控振荡器可以缩写为ILDCO，然而，本公开将主要使用ILD。
图1A的示例电路包括DCO 10和ILD 12。DCO 10的输出连接至ILD 12的注入输入端14。DCO 10将频率f_DCO处的信号输出至ILD 12的注入输入端14。DCO 10接收输入控制字xn[k]。在图1A的示例中，输入控制字xn[k]与调制输入mod[k]相同。至DCO 10的输入端的输入控制字xn[k]设定DCO 10的输出处的频率f_DCO。DCO 10的线性调整特性遵循以下等式：
f_dco[k]＝f0_dco+K_dco*mod[k]
其中，f0_dco是DCO 10的固有振荡频率，并且K_dco是DCO增益。
DCO，如DCO 10，是生成模拟信号但其输出频率f_dco由数字控制输入控制的振荡器电路。在图1A的示例中，数字控制输入是输入控制字xn[k]。
ILD，例如ILD 12，基于下述原理来操作：注入有少量高频信号的自激(free-running)振荡器将随着注入的输入信号趋于逐步振荡。在一些示例中，本公开中的部件(例如ILD 12)的输入端可以被认为是输入元件或输入端口。例如，注入输入端14可以被认为是注入输入元件14或注入输入端口14。除非另有说明，否则这些术语中的任何一个在整个本公开中都是等同的。
在ILD如ILD 12中，注入输入端14处的输入信号的频率是ILD 12内的振荡器的自激频率的倍数(或分数)。ILD 12在ILD 12的控制输入端16处接收第二输入控制字y[k]。输入控制字y[k]设定ILD 12的固有振荡频率f0_ild，其类似于控制字xn[k]如何设定DCO 10的频率f_DCO。固有振荡频率f0_ild也可以称为自激振荡频率。在图1A的示例中，输入控制字y[k]与由DCO 10接收的mod[k]相同，但是以系数g1缩放。在图1A的示例中，系数g1也可以称为至ILD12的输入增益并且遵循以下等式：
其中，K_dco是DCO 10的增益，并且K_ildco是ILD 12的增益。因此，ILD 12接收与主DCO 10相同的调制输入mod[k]，但是该调制输入mod[k]被缩放以解决DCO增益与ILD增益之间的任何失配。系数g1的值可以通过数字技术(例如基于计数器的方法或自适应滤波器技术)来被识别，这将在下面的图8至图9中更详细地描述。在图1A以及下面的图3至图9中描绘的DCO/ILD拓扑实现了这些数字技术的使用。在一些示例中，电路在启动之后可能需要一些时间来使系数g1收敛。该时间可以取决于参考频率，并且在一些示例中，该时间可以在10μs至100μs的范围内。
如图1A所示的该解决方案使得调制期间ILD的缩放固有振荡频率N×f0_ild与DCO频率(f_dco)之间的频率偏移最小化，其中N是ILD分频比。在图1A的示例中描绘的解决方案使得ILD 12到DCO 10的频率锁定更加鲁棒，并且减小了其抖动贡献。抖动将在图1B中更详细地讨论。ILD 12的线性调整特性遵循以下等式：
f_ild[k]＝f0_ild+K_ild*y[k]
其中，f_ild[k]×N＝f_dco[k]。
在操作中，图1A的示例电路接收调制输入mod[k]并输出两个信号。第一信号是频率为f_dco的DCO 10的输出和频率为f_ild的ILD 12的输出。由ILD 12输出的信号的频率f_ild可以是由DCO 10输出的信号的频率f_dco的几分之一，例如1/2、1/4或类似的分数。在一些示例中，分频比N＝1，这将使f_dco＝f_idc。在制造和测量公差范围内，ILD 12的输出将约等于f_dco的几分之一。ILD输出信号的相位和频率将锁定到DCO输出信号的相位。换句话说，ILD输出信号的相位与DCO输出信号的相位同步。图1A的电路布置使得ILD12的固有频率f0_ild与注入频率f_dco之差最小化，从而确保了f_dco在ILD 12的锁定范围内。锁定范围是ILD的输入注入频率的范围，其中，在ILD注入输入端14处，ILD仍然锁相到注入的输入频率。
尽管ILD趋于比宽带静态基于触发器的CML分频器消耗更少的功率，但是ILD的缺点通常是低锁定范围。如果ILD的注入频率在ILD锁定范围之外，则ILD可能无法与注入输入振荡同步振荡。在一些ILD实现中，ILD锁定范围与振荡器罐的品质因子(Q)成反比。例如，在集成电路设计中，对Q的依赖性可能会使ILD对工艺变化敏感。根据本公开的技术，输入控制字y[k]确保了固有频率f0_ild遵循与主DCO相同的调制输入mod[k]。因此，ILD固有频率f0_ild遵循从DCO10到ILD12的注入信号频率f_dco。以这种方式，图1A的电路确保了注入信号的频率f_dco和ILD的固有频率f0_ild保持在ILD 12的锁定范围内，由此确保了来自DCO 10和ILD 12两者的输出信号的相位在一个宽频率范围内保持同步。ILD固有频率跟踪注入频率的这种方式与试图以单一的宽带宽频率范围实现ILD的常规ILD示例形成对比。
在图1A中以及在下面的图3中描述的DCO/ILD拓扑可以用于直接调制方案，例如RF发射器。图1A和图3的电路允许以具有主DCO(DCO10)的输出和来自ILD 12的预缩放(分频)输出两者的开环配置进行频率调制。在直接调制方案中使用注入锁定数控振荡器——例如ILD 12——作为分频器由于若干原因可以是有利的。例如，分频器可以向若干发射器提供方便的时钟分配，或者可以避免以相同的频率操作主DCO和发射器功率放大器两者。以与RF发射器电路的主DCO不同的频率操作RF发射器的一个优点可以包括减小频率牵引或其它干扰的可能性。
图1A中所示的具有ILD 12的DCO 10的电路布置可以确保低功率的、鲁棒的频率合成器操作。换句话说，图1A的电路移动ILD固有频率以匹配注入频率f_dco。此外，本公开的技术利用数字技术来估计ILD的增益，并且将DCO控制信号信息馈送到ILD以确保频率合成器在一系列条件下的鲁棒操作。用于估计增益的数字技术将在下面的图8至图10中更详细地讨论。术语“控制信号”和“控制字”可以在本公开中互换使用，除非另有说明。
图1B是描绘由ILD固有频率与注入频率之差引起的对抖动的影响的曲线图。相位噪声被定义为由信号中出现的短期相位波动引起的噪声。时域中的相位噪声的相关术语是抖动。所有的信号都具有一些相位噪声或抖动。对于接收器，系统内的本地振荡器上的相位噪声可能会影响混频和本底噪声(noise floor)。对于发射器，相位噪声或抖动可能会影响所发射的宽带噪声电平。对于使用相位调制的系统，抖动可能会影响误码率，这是因为由相位表示的数据的各个位可能会被误读。因此，在一些示例中，具有较少抖动的系统可能比具有较多抖动的系统更有优势。
如图1B所示，当Δf_inj增加时，抖动增加，其中Δf_inj根据以下等式来定义：
Δf_inj＝f_dco-N*f_ild
如上所述，图1A所示的拓扑确保了ILD 12的分频固有频率N×f0_ild保持在由ILD 12的注入输入端14接收的信号f_dco的锁定范围内。这具有确保ILD 12输出信号的相位与来自DCO 10的输出信号的相位同步的优点。另外的优点包括确保了低Δf_inj，这可以减小抖动，如图1B所示。图1A的电路的拓扑可能比试图实现具有大锁定范围的大带宽ILD的常规ILD设计更有优势。当Δf_inj大时，例如在ILD锁定范围的边缘处，具有宽锁定范围的ILD仍可能引起抖动。由图1A描绘的技术使低功率ILD在高频应用——包括诸如FMCW雷达的具有频率调制(FM)的应用——中可行。
图2A和图2B描绘了根据本公开的一个或更多个技术的用于DCO的示例电路实现。图2A和图2B中描绘的电路仅是DCO的许多可能实现中的两个，如图1A和图3至图10中描绘的DCO 10。例如，通过重新布置VDD和地电位，被描绘为M0至M2的N沟道MOSFET可以用P沟道MOSFET来代替。
图2A和图2B描绘了被实现为LC振荡器的、例如可以用于高性能毫米波(mm波)频率合成器中的示例DCO电路。图2A的电路包括晶体管M0至M2、电容器206和208、电感器202和204以及电源VDD。M0的源极接地，而M0的漏极连接至M1和M2两者的源极。M2的栅极连接至M1的漏极以及电容器206和电感器202的VN侧。类似地，M1的栅极连接至M2的漏极以及电容器208和电感器204的VP侧。电感器202和204在与VN和VP相对的端子处连接至VDD并彼此连接。电感器202和204分别具有L/2的电感值，其中L是根据DCO的期望性能选择的电感。
类似地，电容器206和208在与VN和VP相对的端子处接地或彼此连接。换句话说，电容器206和208可以接地或差分连接。当差分连接时，电容器之间的共模是浮动的而不是接地。电容器206和208均具有2C的电容值，其中C是根据DCO的期望性能选择的电容。图2A的DCO在电容器206和208处接收输入控制字xn[k]。图2A至图2D中的输入控制字xn[k]和y[k]与图1A中描绘的输入控制字xn[k]和y[k]相同。
图2B的DCO电路与图2A的DCO以及图1A和图3至图10的DCO10类似地操作。图2B描绘了具有两个附加晶体管M3和M4以及单个电感器210的DCO。与图2A一样，M0的源极接地，并且M0的漏极连接至M1和M2两者的源极。M2的栅极连接至M1的漏极以及电容器206和电感器210的VN侧。类似地，M1的栅极连接至M2的漏极以及电容器208和电感器210的VP侧。图2B的电感器210具有L＝L/2+L/2的值以产生在制造和测量公差范围内与图2A的DCO电路大致相等的性能。
另外，在图2B的示例中，VDD连接至晶体管M3和M4两者的源极。M4的栅极连接至M3的漏极以及VN。M3的栅极连接至M4的漏极以及VP。图2B的DCO在电容器206和208处接收输入控制字xn[k]，如以上在图2A中所描述的。
图2C和图2D描绘了根据本公开的一个或更多个技术的、用于ILD的示例电路实现。与以上图2A和图2B一样，图2C和图2D中描绘的电路仅是ILDO的许多可能实现中的两个，例如图1A和图3至图10中描绘的ILD 12。
图2C和图2D描绘了根据本公开的一个或更多个技术的、用于ILD的示例电路实现。图2C和图2D中描绘的电路仅是ILD的许多可能实现中的两个，例如图1A和图3至图10中描绘的ILD 12。
图2C描绘了包括晶体管M10、M5和M6、电容器216和218、电感器212和214、注入网络230和电源VDD的ILD电路。M10的源极接地，而M10的漏极连接至M5和M6两者的源极。M6的栅极连接至M5的漏极以及电容器216和电感器212的VN侧。类似地，M5的栅极连接至M6的漏极以及电容器218和电感器214的VP侧。电感器212和214在与VN和VP相对的端子处连接至VDD并彼此连接。电感器212和214分别具有4L/2的电感值，其中L是根据DCO的期望性能选择的电感。这给出了图2C的自激ILD频率，该自激ILD频率是图2A和图2B中描绘的DCO电路的自激ILD频率的一半。在其它示例中，图2C的电容可以是图2A和图2B的电容的四倍，或者电感和电容比率可以以不同的比例分配。注入网络230的每个端子分别连接至VN和VP。
类似地，电容器216和218在与VN和VP相对的端子处接地并彼此连接。电容器216和218均具有2C的电容值(不要与图2C混淆)，其中C是根据DCO的期望性能选择的电容。图2C的ILD在电容器216和218处接收输入控制字y[k]。
图2D的ILD电路与图2C的ILD以及图1A和图3至图9的ILD 12类似地操作。图2D描绘了具有两个附加晶体管M7和M8以及单个电感器220的ILD。与图2C一样，M10的源极接地，而M10的漏极连接至M5和M6两者的源极。M6的栅极连接至M5的漏极以及电容器216和电感器220的VN侧。类似地，M5的栅极连接至M6的漏极以及电容器218和电感器220的VP侧。注入网络230的每个端子分别连接至VN和VP。图2C的电感器220具有4L的值以产生在制造和测量公差范围内与图2C的ILD电路大致相等的性能。如以上针对图2C所描述的，该电感值给出了图2D的自激ILD频率，该自激ILD频率是图2A和图2B中描绘的DCO电路的自激ILD频率的一半。电感和电容比率可以以不同的比例分配。而且，在一些示例中，电容器可以如图2C所示接地，或者差分连接。
另外，在图2B的示例中，VDD连接至晶体管M7和M8两者的源极。M8的栅极连接至M7的漏极以及VN。M7的栅极连接至M8的漏极以及VP。图2B的DCO在电容器216和218处接收输入控制字y[k]，如以上在图2A中所描述的。
图2A至图2D中的电路可以用作本公开的图1A和图3至图9中描绘的DCO 10和ILD 12。这些示例中的DCO 10和ILD 12的布置确保了ILD 12接收相同的调制输入mod[k]，该mod[k]被缩放以解决ILD 12与DCO 10之间的增益差。这种布置克服了ILD中固有的有限锁定范围的缺点，并且可以比其它常规解决方案更有优势。例如，克服ILD的有限锁定范围的常规尝试可以包括具有与基于LC的压控振荡器(VCO)匹配的部件的基于LC的ILD，其中VCO充当主振荡器。这种类型的电路可以对ILD和VCO两者使用相同的模拟调整控制电压，以与VCO一起调整ILD的自激振荡频率，从而确保ILD锁定范围的调整。然而，这种常规尝试解决方案的缺点在于它依赖于两个振荡器的匹配，这可能导致降低的鲁棒性以及显著更高的制造成本(包括报废成本)。当在严格的制造公差范围内不匹配的部件必须报废或用于其它应用时，会导致更高的报废成本。相反，本公开的技术确保了鲁棒的性能、DCO和ILD输出信号中的同步相位以及低抖动，而不依赖于可能取决于制造工艺变化的紧密匹配的部件。
图3是示出根据本公开的一个或更多个技术的、包括数控振荡器(DCO)和注入锁定数控振荡器(ILD)的示例频率合成器电路的示意性框图。图3的电路类似于图1A的电路，其中，使用两个额外的偏置信号b1和b2来解决DCO 10和ILD 12的固有振荡频率之间的频率偏移，其中ILD 12的固有振荡频率除以分频比N。换句话说，偏置信号b1和b2是电路校准的一部分，以解决f0_dco与N×f0_ild之差。图3的示例仅是图1A中描述的提供鲁棒性能以克服ILD的小锁定范围的DCO/ILD拓扑的若干可能实现中的一种实现。
在图3的示例中，DCO 10和ILD 12执行与图1A所述相同的功能。DCO 10接收输入控制字x3[k]，其是mod[k]和信号b1之和。ILD 12在控制输入端16处接收输入控制字y3[k]。与图1A一样，输入控制字y3[k]包括与由DCO 10接收的调制输入相同的调制输入，并具有额外的缩放。在图3的示例中，y3[k]遵循以下等式：
y3[k]＝b2+g1*mod[k]
在图3的上下文中，“操作偏置”是指ILD调整字的偏移。在该示例中，“偏置”是被加到调制信号上以解决ILD的固有振荡频率与DCO的中心频率之间的偏移的数字调整字。图3的示例中的偏置信号b1和b2的添加允许独立地控制ILD 12和DCO 10的操作偏置。b1和b2的值可以被设定成使得当mod[k]＝0时f_dco＝f_ild×N。换句话说，选择b1和b2的值可以确保在制造和测量公差范围内DCO输出的频率f_dco大致等于ILD输出的频率f_ild。
与图1A一样，在图3中描述的DCO/ILD拓扑可以用于直接调制方案中，例如RF发射器、锁相环(PLL)或使用频率合成器的类似应用。图1A和图3中描绘的具有ILD12的DCO 10的电路布置可以确保低功率鲁棒的频率合成器操作，并且可以以大调频(FM)输入来操作。这包括具有大频率幅度的FM输入，例如可以在调频连续波(FMCW)雷达中找到。
图4是示出根据本公开的一个或更多个技术的、使用鲁棒的DCO/ILD拓扑的示例锁相环(PLL)电路的示意性和概念性框图。图4的PLL 400不包括调制输入。
PLL400是可编程频率合成器，其输出跟踪输入参考信号f_ref的相位和频率的信号。PLL(例如PLL400)通过反馈将DCO输出信号频率与输入参考信号同步。PLL 400的示例包括具有鲁棒的ILD 12的DCO 10，其执行与图1A中描绘的DCO 10和ILD 12相同的功能。PLL 400的架构允许ILD跟踪由频率命令字FCW输入施加的频率变化。由于ILD 12的输入控制字y4[k]与以系数g1缩放的输入控制字x4[k]相同，因此这确保了在宽调整频率范围内的鲁棒操作。换句话说，输入控制字y4[k]遵循以下等式：
y4[k]＝x4[k]*g1.
在控制字x4[k]扫描DCO 10的频率的示例中，PLL 400的拓扑同时调整ILD 12的固有频率以跟随频率扫描并将频率f_dco保持在ILD12的锁定范围内。如以上参考图1B所描述的，该拓扑还使抖动最小化。
系数g1执行与以上例如在图1A中描述的功能相同的功能，并且以相同的方式来确定。输入控制字y4[k]确保了ILD 12的固有频率保持在注入输入信号频率f_dco的ILD锁定范围内。因此，根据本公开的技术的PLL 400可以用于各种不同的频带，例如用于不同的通信标准。
除了图1A的DCO/ILD拓扑之外，PLL 400包括数字环路滤波器DLF 410、时间数字转换器TDC 412以及多模分频器MMD 414。PLL 400的输出是DCO 10的输出。PLL400的输出信号具有频率f_dco。PLL 400的输入是参考信号f_ref。
TDC 412接收参考信号f_ref和来自MMD 414的反馈信号f_div。TDC 412将反馈信号f_div与参考信号f_ref之间的延迟直接转换为数字量误差信号e[k]。误差信号e[k]是包括相位和频率的参考信号f_ref与反馈信号f_div之差。
MMD 414是分频器，在一些示例中也称为预定标器(prescaler)。预定标器的模数是其分频因子(frequency divisor)。双模预定标器具有两个独立的分频因子，如M和M+1。换句话说，双模预定标器是具有将输入频率选择性地除以两个整数——例如32和33——中的一个的能力的预定标器。诸如MMD 414的多模分频器可以具有将输入频率选择性地除以多个整数中的一个的能力。
MMD 414在PLL 400中执行分频器功能以输出减小的反馈频率f_div以及提供频率合成器的可编程性。TDC 412可能不能操作高频率。在一些高频应用中，TDC 412可能不能直接接收来自f_ILD的反馈信号，其可能在GHz范围内。MMD 414用于将反馈信号f_div的频率减小到TDC 412可以接收的频率。MMD 414接收来自ILD 12的输出信号f_ild以及FCW。在一些示例中，FCW可以被认为是频率命令字或频率控制字。FCW数字地控制PLL 400的输出频率。
DLF 410对出现在误差信号e[k]中的噪声进行滤波。在一些示例中，DLF 410可以包括低通滤波器功能和高通滤波器功能两者。在一些示例中，仅DLF 410的输出的积分部分可以被转发到ILD 12。
PLL400也可以用于解调频率调制的信号。在无线电发射器的示例中，PLL 400可以被用于合成作为参考频率的倍数的新频率，其具有与参考频率相同的稳定性。
根据本公开的技术的PLL(诸如PLL 400)将相同的控制字信号信息馈送到ILD 12以及DCO 10。结合馈送到DCO 10和ILD 12两者的控制字信息以及利用数字技术来估计ILD的系数g1确保了频率合成器PLL 400在各种条件下的鲁棒操作，如以上所描述的以及下面关于图8和图9更详细地描述的。
图5是示出根据本公开的一个或更多个技术的使用鲁棒的DCO/ILD拓扑的具有调制输入的示例PLL电路的示意性和概念性框图。图5中所描绘的PLL500中的具有相同附图标记的部件和信号在PLL 500中执行与在本公开的其它PLL电路中描述的功能相同的功能。例如，PLL 500的DCO 10和ILD 12执行与如以上在图1A、图3和图4的说明中描述的DCO 10和ILD 12相同的功能。
与上面的PLL 400一样，PLL500是具有跟踪输入参考信号的相位和频率的输出信号的可编程频率合成器。PLL 500也可以通过调制输入mod[k]来被调制。调制输入mod[k]可以包括用于各种应用的控制字，诸如调制PLL500的输出信号的频率、相位幅度或其它特性的控制字。在FM的示例中，调制的PLL输出可以包括锯齿形、三角形、正弦曲线或其它类型的FM。
PLL500包括DCO 10、ILD 12、MMD 414、TDC 412和DLF 410，其执行与以上针对图4所描述的相同的功能。此外，PLL 500接收偏置信号b2，其与如以上在图3中描绘的偏置信号b2相关，并且PLL 500包括DC隔直器(blocker)510和delta sigma(DS)单元512。与上面的PLL 400类似，PLL 500可以用于各种应用中。此外，由于根据本公开实现的ILD 12的锁定范围能够利用大幅度调制输入来操作，因此PLL 500可以在可以使用FM的应用——包括具有大输入幅度FM的示例(例如FMCW雷达)——中操作。
DC隔直器510接收从DLF 410输出的经滤波的误差信号e[k]。在PLL 500的示例中，DCO 10的输入信号x5[k]与从DLF 410输出的经滤波的误差信号e[k]相同。DC隔直器510可以被实现为接收数字字并输出没有DC分量的数字字的数字滤波器。ILD 12的输入控制字y5[k]是DC隔直器510的以系数g1被缩放并被添加至偏置信号b2的输出，这与如上关于图3所描述的输入控制字y3[k]类似。系数g1与以上描述的并且在以上图1A和图3以及以下图6至图9中描绘的系数g1相关。
DS单元512接收调制输入mod[k]和FCW之和。Delta-sigma驱动的MMD是实现分数N型分频器的一种方式，其产生分数N型PLL。
MMD 414接收DS 512的输出。MMD 414与以上针对图4所描述的MMD 414相关。如上所述，MMD 414是对ILD 12的输出频率f_ild分频的多模分频器。MMD 414可以起到部分实现分数分频的作用，并且可以被认为是分数N型架构的一部分。MMD 414可以将ILD 12的频率降低到TDC 412可使用的频率。
根据本公开的技术实现的PLL 500可以执行具有鲁棒的锁相性能的频率合成器功能。使用ILD 12而不是CML分频器可以使功耗降低十倍。与尝试使用ILD的其它常规PLL电路示例相比，根据本公开的技术实现的PLL的另一优点是在制造变化的一定范围内的更鲁棒的操作。除了在图2A至图2D中描绘的FET中的变化之外，可能存在其它片上变异性(OCV，on-chip variation)效应，尤其是在较小的技术节点处会表现出OCV效应。这些可以包括针对部件、通孔结构以及片上互连的工艺、电压和温度(PVT)变化效应。一些常规ILD的有限注入锁定范围可能取决于制造期间的PVT变化。本公开的技术利用数字技术来校准PLL以克服PVT变化效应。
此外，在PLL包含具有大输入幅度的频率调制的示例(例如，FMCW雷达应用)中，根据本公开实现的ILD 12的锁定范围可以以大幅度输入来操作。这是因为可以通过数字技术来校准系数g1以解决DCO增益与ILDCO增益之间的失配。下面将关于图8至图10更详细地讨论数字技术。而且，本公开的DCO/ILD拓扑(其中ILD利用缩放来接收与DCO相同的调制输入)确保了调整范围的连续调节。因此，根据本公开的PLL可以通过克服可能损害尝试实现ILD的常规频率合成器的一些示例的性能的PVT变化和大幅度FM输入而更有优势。
图6是展示根据本公开的一个或更多个技术的、使用鲁棒的DCO/ILD拓扑且具有直接到ILD的缩放调制输入的示例PLL电路的示意性和概念性框图。在图6的示例中，PLL 600在DS单元512处接收调制输入mod[k]，并且在缩放和偏置之后，在ILD 12处接收调制输入mod[k]。否则，PLL 600以与以上针对PLL 500所述的相同的方式操作，并且具有类似的优点。
与PLL 500不同，PLL 600不包括DC隔直器510。相反，ILD 12接收由g1缩放并且添加至偏置信号b2的调制输入mod[k]。因此，ILD 12的控制输入的输入控制字y6[k]根据下面的等式：
y6[k]＝g1*mod[k]+b2.
DCO 10通过MMD 414、TDC 412和DLF 410的反馈环路接收调制输入mod[k]。因此，DCO 10和ILD 12两者都接收调制输入，调制输入调整ILD固有频率并使Δf_inj最小化，如以上关于图1B所描述的。
图7是示出根据本公开的一个或更多个技术的、使用鲁棒的DCO/ILD拓扑且具有两点调制输入的示例PLL电路的示意性和概念性框图。图7中的具有与本公开的其它附图中相同的附图标记的部件执行相同的功能。例如，DCO 10和DLF 410与如以上关于图4所描述的DCO 10和DLF 410相关。
示例PLL 700是包含两点调制方案的频率合成器。两点调制可以增加PLL带宽。在PLL环路的任何单个节点处注入调制数据被高通滤波或低通滤波。因此，两点调制架构可以同时在两个节点处注入调制信号，例如mod[k]，使得两个传递函数之和变为宽带。在一些示例中，注入节点是用于实现大带宽FM的MMD和主振荡器控制电压。主振荡器可以是VCO，或者在PLL 600的示例中，主振荡器是DCO 10。在一些实现中，由于两条路径之间的增益和相位失配，两点调制可能导致一些信噪比(SNR)损耗。
PLL700包括将两点调制的第一调制路径与第二调制路径之间的失配相关联的系数或增益g0。PLL 700的示例描绘了具有添加至DLF 410的输出以及偏置信号b2的调制输入mod[k]的第一路径。因此，第一路径分割以将调制输入mod[k]注入到DCO 10和ILD 12两者。如上所述，将调制输入注入到DCO 10和ILD 12两者调整了ILD 12的固有频率以跟踪DCD 10的输出频率。ILD 12输入控制字y7[k]包括以系数g1被缩放并且被添加至偏置信号b2的调制输入mod[k]。如上所述，系数g1解决了DCO 10的增益与ILD 12的增益之间的任何失配，而偏置信号b2允许与DCO 10的操作偏置无关地设定ILD 12的操作偏置。
在mod[k]被添加至FCW并由DS 512处理之后，MMD 414接收第二调制输入。因此，至DCO 10的输入控制字x7[k]是系数g0和被添加至从DLF410输出的经滤波的误差信号的调制输入mod[k]的乘积。以这种方式，系数g0解决了DCO10和ILD12的第一调制输入路径与被注入到MMD414中的第二调制输入路径之间的失配。系数g0可以通过下面更详细地描述的数字技术(例如通过自适应滤波或基于计数器的技术)来被估计。
系数g0和g1的校准以及示例PLL700中的ILD 12的固有频率的连续调整在商业应用中实现了ILD 12的低功耗优点，这利用某些常规的PLL可能无法获得。在调制输入mod[k]具有大幅度的示例中，例如在ILD 12的调整范围的百分之十到十五的范围内，PLL 700仍然提供鲁棒的性能，而常规PLL拓扑的一些示例可能不能提供鲁棒的性能。
图8是示出根据本公开的一个或更多个技术的、包含用于估计系数的自适应校准单元且具有两点调制输入的示例PLL电路的示意性和概念性框图。如同本公开中的其它附图一样，图8的部件的附图标记与本公开其它地方的附图标记相同，这些部件执行相同的功能。
在图8中，自适应校准单元(ACU)接收调制信号mod[k]、误差信号e[k]并且产生DCO控制信号x8[k]和ILD控制信号y8[k]。示例PLL 800可以在校准模式下或在操作模式下工作。在操作模式下，PLL 800如以上描述的PLL 700和以下描述的PLL 805一样利用两点调制注入来工作。在第一调制路径中，类似于以上针对PLL 700所描述的路径，将mod[k]被注入到自适应控制单元(ACU)802中，并且进一步被注入到DCO 10和ILD 12中。第二调制路径将mod[k]与FCW组合并且进入DS 512。
在校准模式下，来自ACU 802的控制信号通过断开开关804将DCO 10与PLL隔离。然后，ILD 12变成PLL 800的主振荡器。ACU 802在没有DCO 10的影响的情况下将控制字y8[k]输出至ILD 12。ACU 802可以利用数字技术来估计ILD 12的校准值，以确保PLL 800在各种条件下的鲁棒操作。
图9是示出根据本公开的一个或更多个技术的、包含用以估计系数的数字技术且具有两点调制输入的示例PLL电路的示意性和概念性框图。图9是上述图8的技术的示例实现。在图1A、图8和本公开的其它附图中描绘的DCO/ILD拓扑使得能够使用这些数字技术。如同本公开的其它附图一样，图9的部件的附图标记与本公开中的其它地方的附图标记相同，部件执行相同的功能。例如，MMD 414和DS 512执行如以上针对图4至图5以及本公开中的其它地方描述的相同的功能。
相关器810接收相反调制输入-mod[k]和TDC 412的输出即误差信号e[k]两者。相关器810估计并输出增益g0，其与以上针对PLL 700描述的增益g0相同地操作。相关器810可以通过用于估计未知系统的增益的任何技术——例如自适应滤波或其它类似技术——来被实现。例如，可以将滤波器的工作视为从信号中提取感兴趣的信息并去掉噪声或干扰信号。在自适应滤波的示例中，滤波器可以执行：(1)滤波，通过使用当前输入值和过去输入值来确定期望输出，(2)平滑，通过使用过去输入值、当前输入值和将来输入值来确定期望输出，(3)预测，通过使用当前输入数据和过去输入数据以及类似的功能来将感兴趣的量预测为将来输入数据。一些自适应滤波技术可以包括卡尔曼滤波、递归最小二乘(RLS)和最小均方(LMS)。
示例性PLL 805可以在校准模式下或在操作模式下工作。在操作模式下，PLL 805如上述PLL 700和PLL 800一样利用两点调制注入来工作。如以上针对PLL 700所描述的，第一调制路径是被缩放并被注入到DCO 10和ILD 12两者中的mod[k]。在图9的示例中，变极器812将mod[k]的极性反转为-mod[k]。在概念图中描绘了变极器812以指示mod[k]的负极性。或者，系数g0和g1以及相关器810的输入可以被配置成在期望负mod[k]的示例中反转调制输入mod[k]。
在PLL 805的示例中，调制输入以系数g0被缩放并且被添加至DLF 410的输出，即eF[k]。eF[k]可以称为经滤波的误差信号。输入控制字x9[k]因此遵循以下等式：
x9[k]＝eF[k]-g0*mod[k]，
并且输入控制字y9[k]遵循以下等式：
y9[k]＝b2-g1*mod[k]。
对于第二调制路径，MMD 414在由DS 512进行处理之后接收FCW与调制输入mod[k]之和。
当在校准模式下时，PLL805将DCO 10与环路隔离并且通过ILD 12闭合环路。在校准模式下，ILD 12代替DCO 10充当PLL振荡器。PLL 805利用一个或更多个数字技术来校准PLL，例如系数g1。当校准使能信号cal_en有效时，例如cal_en＝1，PLL 805进入校准模式。cal_en是至多路复用器814和816的输入。
与PLL电路400至700不同，ILD 12通过多路复用器816在ILD注入输入端接收DCO 10的输出。在校准模式下，cal_en将来自DCO 10的输出信号f_dco与ILD 12的注入输入断开。ILD 12在注入输入端没有得到任何信号，如由多路复用器816的输入端“1”处的零信号所指示的。而且，在操作模式下，ILD 12通过多路复用器814在ILD控制输入端接收控制字y9[k]。在校准模式下，多路复用器814断开y9[k]，并且使得控制字x9[k]能够进入ILD控制输入端。DCO 10可以继续接收控制字x9[k]，但是在校准模式下，DCO 10与PLL805隔离，并且ILD 12充当PLL主振荡器。
在DCO 10被隔离并且ILD 12充当PLL主振荡器的情况下，相关器810的输出(系数g0)是ILD 12的增益的估计。该技术使用相同的电路和部件，例如MMD 414、DLF 410和相关器810来估计ILD12的增益。增益可以表示为MHz/LSB。一旦相关器810收敛到针对系数g0的值，PLL 805就可以结束校准模式并返回到操作模式。然后可以将第二系数g1设定为在校准模式期间确定的系数g0的值。在一些示例中，图8中描绘的ACU 802可以包括相关器810、多路复用器814、变极器812以及图9中描绘的其它元件。
当校准使能信号不再有效时，PLL 805可以返回到操作模式。例如，设定cal_en＝0。多路复用器816将DCO 10的输出f_dco引导到ILD 12的注入输入端。多路复用器814将输入控制字y9[k]而不是输入控制字x9[k]引导到ILD 12的控制输入端。如上所述，输入控制字y9[k]包括偏置信号b2，其设定ILD12的操作偏置以解决了DCO 10和ILD 12的固有振荡频率之差，如以上关于图5至图7所描述的。输入控制字y9[k]包括以系数g1缩放的调制信号mod[k]。类似于以上关于图1A和图4描述的系数g1，系数g1允许ILD 12接收与主DCO 10相同的调制输入mod[k]，但是mod[k]被缩放以解决DCO增益与ILDCO增益之间的任何失配。
如上所述，由PLL 805描绘的架构使得在调制期间ILD 12的经缩放的固有振荡频率N×f0_ild与DCO 10频率(f_dco)之间的频率偏移Δf_inj最小化，其中N是ILD分频比。确保ILD 12的固有振荡频率跟踪来自DCO 10的输出信号f_dco的频率使得ILD 12到DCO 10的频率锁定鲁棒，并且减小了来自ILD 12的对PLL805的抖动贡献，如以上关于图1B所描述的。
如图9所描绘的鲁棒的DCO/ILD拓扑可以确保PLL 805的低功率鲁棒的频率合成器操作。PLL 805利用数字技术来估计ILD 12的增益，以向DCO和ILD两者馈送相同的调制输入mod[k]控制信号信息，从而确保ILD 12在各种条件下的鲁棒的频率和相位锁定。与一些常规示例不同，本公开的技术解决了DCO与ILD之间的任何失配。换句话说，本公开的技术不取决于DCO与ILD之间的部件的精确匹配。根据本公开的技术的PLL还在包含大幅度FM的应用中提供鲁棒的性能。
图10是示出根据本公开的一个或更多个技术的、包含开环校准构思且具有两点调制输入的示例PLL电路的示意性和概念性框图。图10是上述图8的一些技术的示例实现。类似于PLL 800和PLL 805，PLL 900也在校准期间隔离DCO 10，但是PLL 900在校准期间还通过DLF 410断开调制输入mod[k]以及反馈环路。DCO 10可以接收输入x10[k]，但是DCO 10的输出与PLL隔离。
当在操作模式下时，PLL 900的功能与上述PLL 700、PLL 800和PLL 805相同。例如，PLL900通过第一调制路径向DCO 10和ILD 12两者注入调制输入mod[k]。ILD 12输入控制字y10[k]包括以系数g1被缩放并且被添加至偏置信号b2的调制输入。如上所述，在mod[k]被添加至FCW并且由DS 512处理之后，MMD 414接收第二调制输入。
偏置信号b2和系数g1执行与上述相同的功能。例如，系数g1解决DCO 10与ILD 12之间的任何增益失配，而偏置信号b2与DCO 10无关地设定ILD 12的操作偏置。然而，PLL900以不同于针对PLL 805所描述的方式校准偏置信号b2和系数g1。
PLL900包括校准单元910。校准单元910接收参考频率f_ref、反馈信号f_div和ILD 12的输出f_ild作为输入。校准单元910将校准使能信号cal_en输出至多路复用器816、912和914。校准单元910的其它输出包括ILD校准控制字y_ctrl[k]、校准频率控制字FCWcal、系数g1和偏置信号b2。
在校准模式下，校准单元910针对多路复用器816、912和914使校准使能信号cal_en有效。多路复用器816与图9中所描绘的多路复用器816相关。多路复用器816将DCO 10的输出与ILD 12的注入输入断开。多路复用器912用FCWcal替代FCW作为DS 512的输入，以进一步输入至MMD 414。多路复用器914在ILD 12的控制输入端用校准控制字y_ctrl[k]代替输入控制字y10[k]。因此，校准使能信号cal_en断开PLL的环路。校准单元910可以使用基于计数器的技术或其它类似技术工作，以在开环校准模式期间确定系数g1和偏置信号b2。
类似于关于PLL700和PLL805所描述的系数g0，系数g0将两点调制的第一调制路径与第二调制路径之间的失配相关联。PLL 900可以利用数字技术来确定系数g0，如以上关于图9所讨论的。
诸如PLL 400至900的PLL可以用于诸如用于频率调制目的的频率合成器——包括上述FMCW毫米波频率合成器——的应用中。根据本公开的技术，采用ILD的PLL可以降低功耗，例如为基于CML的解决方案的十分之一的数量级。与消耗更多功率的部件和产品相比，更低的功耗可以增加部件和产品的竞争力。此外，ILD调整范围的校准和连续调整允许ILD在用于例如FMCW雷达应用所要求的大幅度FM的频率合成器中的鲁棒使用。本公开的技术利用数字技术来估计ILD的增益，以校准PLL并且解决DCO与ILD之间的任何失配。ILD调整范围的连续调节将调制信号馈送到DCO和ILD两者，以确保频率合成器在各种条件下的鲁棒操作。
图11是示出根据本公开的一个或更多个技术的、包含用以估计系数的数字技术且具有两点调制输入的PLL的校准模式的流程图。将关于图9的PLL 805来描述图11的各步骤。
当校准使能信号cal_en有效时，PLL805切换到校准模式。在PLL 805的示例中，当cal_en＝1时，校准使能信号cal_en有效。在其它示例中，可以用不同的值(例如数字低值或其它类似值)来使校准使能信号cal_en有效。
使校准使能信号cal_en有效通过使用多路复用器816将DCO 10的输出与ILD 12的注入输入元件断开来将主振荡器DCO 10与PLL 805隔离(90)。在一些示例中，DCO 10仍然可以接收输入控制字x9[k]，但是当在校准模式下时，DCO 10的输出不通过环路反馈。
使校准使能信号cal_en有效还使得多路复用器814切换PLL 805的注入锁定数控振荡器ILD 12的控制输入以接收输入控制信号x9[k](92)。在操作模式下，多路复用器814将输入控制字y9[k]引导到ILD 12的控制输入端。因此，在校准模式下，ILD 12的控制输入端接收DCO 10在操作模式下接收的输入控制信号，即输入控制字x9[k]。输入控制字x9[k]包括相反调制输入信号-mod[k]，其以系数g0被缩放并且被添加至经滤波的误差信号eF[k]。经滤波的误差信号eF[k]是DLF 410的输出。
在校准模式下隔离DCO 10并且切换注入锁定数控振荡器ILD 12的控制输入，通过使用注入锁定数控振荡器ILD 12作为PLL主振荡器来操作PLL 805(94)，而不是使用DCO 10作为主振荡器。因此，通过MMD 414、TDC 412和DLF 410的反馈环路不包括来自DCO 10的任何信号。PLL 805利用来自ILD 12的信号工作。换句话说，一旦处于校准模式，就允许反馈环路利用数字技术来估计未知系统的增益，其中未知系统包括不受DCO 10影响的ILD 12。在一些示例中，反馈环路是最小均方(LMS)环路。
在注入锁定数控振荡器ILD12作为PLL振荡器工作的情况下，相关器810以与在操作模式下相同的方式估计系数g0。换句话说，相关器810接收误差信号e[k]和调制输入mod[k]以估计系数g0(96)。如以上关于PLL700所描述的，系数或增益g0将两点调制的第一调制路径与第二调制路径之间的失配(如果有的话)相关联。在校准模式下，PLL 805的第一调制输入信号经由变极器812而跟随第一调制路径，并且被添加至作为DLF410的输出的经滤波的误差信号eF[k]。
第二调制输入信号跟随第二调制路径至MMD 414。DS单元512接收被添加至FCW的第二调制信号，并将处理的第二调制信号输出至MMD 414。该第二调制信号还经由TDC 412跟随反馈路径。相关器810将包括第二调制信号的误差信号e[k]与第一调制信号进行比较以估计系数g0(96)。在校准模式下，系数g0将第一调制路径与第二调制路径之间的任何失配相关联，同时ILD 12充当主PLL振荡器。当在操作模式下时，误差信号e[k]将包括DCO 10的影响。因此，包括相关器810的自适应滤波或反馈环路在校准模式下可以为系数g 0估计与在操作模式下时不同的值。
可以将系数g1设定为等于在校准模式下估计的系数g0(98)。在操作模式下，系数g1缩放调制输入mod[k]以解决DCO增益与ILD增益之间的任何失配。在校准模式下，在DCO 10隔离并且ILD 12充当主PLL振荡器的情况下，相关器810收敛于针对g0的估计，其将产生系数g1，其中系数g1由PLL 805在操作模式期间使用。以这种方式，PLL 805使用闭环校准技术来校准PLL 805的参数，该闭环校准技术包括在操作模式期间使用的相同部件和互连。如上所述，通过PLL 805的DCO/ILD拓扑实现的ILD固有频率的校准和连续调整产生在宽频率范围内具有鲁棒性能的锁相环。
示例1.一种电路，包括：数控振荡器(DCO)；以及注入锁定数字数控振荡器(ILD)，其被配置成调整ILD的固有振荡频率以跟踪来自DCO的第一信号。
示例2.根据示例1的电路，其中，DCO包括DCO输入元件和DCO输出元件；其中：DCO输入元件接收第一输入控制字，DCO输出元件输出第一信号，第一输入控制字设定第一信号的频率。
示例3.根据示例1至2中任一项或其任何组合的电路，其中，ILD包括ILD控制输入元件、ILD注入输入元件和ILD输出元件，其中：
ILD控制输入元件接收第二输入控制字，其中，第二输入控制字包括乘以第一系数的第一输入控制字，
第二输入控制字设定ILD的固有振荡频率，
ILD注入输入元件接收来自DCO输出元件的第一信号，
ILD输出元件输出来自所述ILD输出元件的第二信号，其中，第二信号的相位与第一信号的相位同步，并且固有振荡频率设定第二信号的频率。
示例4.根据示例1至的任何组合的电路，其中：第一输入控制字还包括第一偏置信号，第二输入控制字还包括第二偏置信号，以及第一偏置信号和第二偏置信号设定DCO和ILD的操作偏置，使得第二信号的频率大约是第一信号的频率的几分之一。
示例5.根据示例1至4的任何组合的电路，其中，第一输入控制字包括调制输入，以及其中，调制输入对DCO输出元件处的第一信号进行频率调制。
示例6.根据示例1至5的任何组合的电路，其中，第一信号的频率在ILD的锁定范围内。
示例7.根据示例1至6的任何组合的电路，其中，第二信号的频率是第一信号的频率的一半。
示例8.一种锁相环(PLL)电路，包括：注入锁定数字数控振荡器(ILD)，其具有ILD控制输入元件、ILD注入输入元件和ILD输出元件；自适应控制单元(ACU)，其中ACU：接收误差信号和第一调制输入信号，以及输出ILD控制信号和数控振荡器(DCO)控制信号；以及数字环路滤波器(DLF)，其中，所述DLF接收误差信号并且将经滤波的误差信号输出至ACU，其中：ILD控制输入元件接收ILD控制信号，其中，ILD控制字设定ILD的固有振荡频率，以及ILD输出来自所述ILD输出元件的第一输出信号，其中，固有振荡频率设定第一输出信号的频率，并且误差信号包括所述第一输出信号。
示例9.根据示例8所述的PLL电路，还包括校准模式，其中，ACU基于经滤波的误差信号、误差信号和第一调制输入信号来确定ILD控制信号。
示例10.根据示例8至9的任何组合的PLL电路，还包括数控振荡器(DCO)，其中，ILD被配置成调整ILD的固有振荡频率以跟踪来自DCO的第二输出信号。
示例11.根据示例8至10的任何组合的PLL电路，其中，ILD控制信号和DCO控制信号包括第一调制输入信号。
示例12.根据示例8至11的任何组合的PLL电路，其中：DCO包括DCO输入元件和DCO输出元件，DCO输入元件接收DCO控制信号，DCO在DCO输出元件处输出第二输出信号，由DCO输入元件接收的DCO控制信号设定第二输出信号的频率，ILD注入输入元件接收来自DCO输出元件的第二输出信号，以及来自ILD输出元件的第一输出信号的相位与来自DCO输出元件的第二输出信号的相位同步。
示例13.根据示例8至12的任何组合的PLL电路，还包括时间数字转换器(TDC)，其包括TDC输出元件、第一TDC输入元件和第二TDC输入元件，其中：TDC在TDC输出元件处输出误差信号，第一TDC输入元件接收参考频率输入信号，以及第二TDC输入元件接收环路反馈信号，其中，环路反馈信号包括来自所述ILD输出元件的第一输出信号。
示例14.根据示例8至13的任何组合的PLL电路，其中，PLL输出元件是DCO输出元件，并且来自DCO输出元件的第二输出信号的相位与参考频率输入信号的相位同步。
示例15.根据示例8至14的任何组合的PLL电路，还包括多模分频器(MMD)，其包括MMD控制输入元件、MMD注入输入元件和MMD输出元件，以及其中：MMD控制输入元件接收MMD控制信号，MMD控制信号包括第二调制输入和频率控制字(FCW)之和，MMD注入输入元件接收来自ILD输出元件的第一输出信号，以及MMD输出环路反馈信号，以及其中，MMD控制信号设定环路反馈信号的频率。
示例16.根据示例8至15的任何组合的PLL电路，还包括delta-sigma(DS)单元，其中，DS单元接收第二调制输入和FCW之和，并且将MMD控制信号输出至MMD控制输入元件。
示例17.根据示例8至16的任何组合的PLL电路，其中，第一调制输入等于第二调制输入的反极性。
示例18.一种包括将锁相环(PLL)切换到校准模式的方法，其中，校准模式包括：将主振荡器与PLL隔离；切换PLL的注入锁定数控振荡器(ILD)的控制输入以接收第一输入控制信号；用ILD作为PLL振荡器来操作PLL；以及通过PLL的自适应控制单元(ACU)来估计校准值，其中：ACU接收误差信号和第一调制输入信号作为输入，以及校准值将第一调制输入信号与第二调制输入信号相关联。
示例19.根据示例18所述的方法，其中，ACU借助于自适应滤波来估计校准值，其中，自适应滤波包括卡尔曼滤波、递归最小二乘(RLS)和最小均方(LMS)中的一个或更多个。
示例20.根据示例18至19的任何组合的方法，还包括将PLL切换到操作模式，其中，操作模式包括：切换PLL的ILD的控制输入端以接收第二输入控制信号，其中，第二输入控制信号包括通过校准值被缩放的第一调制输入；设定主振荡器的控制输入以接收第一输入控制信号；将主振荡器的输出信号连接至ILD的注入输入元件；以及用主振荡器作为PLL振荡器来操作PLL。
已经描述了本公开的各种实施例。这些和其它实施例在所附权利要求的范围内。