r>[0097]可以形成穿过包括镀制抗蚀剂1304的叠层1302的镀制贯通孔(PTH) 1316，叠层1302可以电耦合芯/子复合结构1312a、1312b的一个或更多个导电层1320、1324和/或1330和/或在所述导电层中的一个或更多个上形成的电迹线/焊盘。镀制抗蚀剂1304防止导电镀制材料在镀制抗蚀剂1304处沉积在PTH 1316内。结果，PTH 1316被有效地分割成电隔离通孔段1308和1310。当PTH 1316被镀制有导电材料时，形成两个分离的通孔段1308和1310，通过镀制抗蚀剂1304来形成通孔间隙/空隙/间距1318。
[0098]然而，图13是理想情况，并且没有例示通常在真实的/实际的PTH结构中表现出的问题。
[0099]图14例示了具有在镀制贯通孔(PTH) 1416内形成的间隙的实际的多层PCB叠层的一部分的横截面图。多层PCB叠层1402包括多个介电层1406a、1406b和1406c (例如，预浸材料层)以及多个芯或子复合结构1412a和1412b。芯或子复合结构1412a和1412b可以与图13的芯或子复合结构类似。在本示例中，镀制抗蚀剂1404已被沉积在第一芯/子复合结构1412b上。当PTH 1416被镀制有导电材料时，形成两个分离的通孔段1408和1410，通过镀制抗蚀剂1404来形成通孔间隙/空隙/间距1418。如本文中例示的，由于在层压处理期间在1406b中的不平坦的固体结构，可能存在宽的厚度变化(例如，在层1412a和1406b之间)。因此，当多个芯或子复合结构1412a和1412b被层压到一起时，至少一个非导电/介电层1406b可能需要足够宽，以适应厚度变化和层压空隙问题。同时，由于阻抗控制、总厚度控制和/或其它原因，很多印刷电路板(PCB)具有介电层厚度限制。于是，PCB可能面对不能解决的折中。例如，由于各向同性的电解镀制特性，通常存在在镀制抗蚀剂1404上扩展的悬伸的导电镀制材料。该悬伸导电材料缩短了间隙/空隙/间距1418的宽度，增加了第一通孔段1408和第二通孔段1410之间的短路的可能性。即使不存在短路，小的间隙1418也可能易于产生电流泄漏和/或电弧。由于短路、泄漏、电弧的风险以及介电层的不均匀的厚度，非导电介电层可能必须做得甚至更宽。然而，由于厚度限制(例如，阻抗控制、厚度控制等)，增加镀制抗蚀剂1404和/或介电层1406b的宽度可能不是一种选择。
[0100]图15至图29例示了克服图13和图14的单个间隙/空隙方法的缺点的不同的解决方案。
[0101]图15例示了具有通过使用在一个或更多个介电层1506a和1506b中的具有镀制抗蚀剂材料1504和1505的多个点而在镀制贯通孔1516内形成的宽的(纵向的)间隙/空隙/间距1518的多层PCB 1502的一部分的横截面图。在多层PCB 1502内，可以在两个镀制抗蚀剂材料1504和1505之间形成间隙/空隙/间距1518。多层PCB 1502还可以包括附加的电介质、芯结构和/或子复合结构层1512a、1512b和1512c。第一镀制抗蚀剂材料1504和1505可以包括抵抗能够催化无电金属沉积的催化物种的沉积的绝缘疏水树脂材料。第一通孔段1504和第二通孔段1505可以沿着分割的镀制贯通孔1516的圆周而分离。
[0102]在另一个示例中，与在印刷电路板中使用的有效地防止沉积和/或使得能够去除电解镀制种子的材料相比，第一镀制抗蚀剂和第二镀制抗蚀剂可以组成钻孔表面的减小的表面积。在另一个示例中，化学或物理处理可以被用于使用在镀制树脂表面和其它区域之间的化学或物理接合力差来去除电解镀制种子。
[0103]在一个示例中，第一镀制抗蚀剂材料1504的第一厚度可以小于第一介电层1506a的第二厚度。类似地，第二镀制抗蚀剂材料1505的第三厚度可以小于第二介电层1506b的第四厚度。
[0104]在另一个示例中，第一镀制抗蚀剂材料1504的第一厚度与第一介电层1506a的第二厚度大致相同。
[0105]在一个示例中，芯或子复合结构1512a、1512b和/或1512c可以包括至少一个电源平面和/或至少一个地平面。
[0106]图16例示了具有通过使用在一个或更多个介电层1606b和1606c中的具有镀制抗蚀剂材料1604和1605的多个点而在镀制贯通孔1616内形成的宽的(纵向的)间隙/空隙1618的多层PCB 1602的一部分的横截面图。多层PCB 1602可以包括多个介电层1606a、1606b、1706c和/1606d、多个芯或子复合结构1612a和/或1612b、和/或个或更多个电介质、芯和/或子复合结构层1614。在多层PCB 1602内，可以在两个镀制抗蚀剂材料1604和1605之间形成间隙/空隙/间距1618。在本示例中，镀制抗蚀剂材料1604和1605已被沉积在第一芯或子复合结构1612a的第一表面以及第二芯或子复合结构1612b的第二表面上。多层PCB 1602还可以包括在镀制抗蚀剂材料1604和1605之间的附加的电介质、芯结构和/或子复合结构层1614。另外，第一介电层1606a可以被设置在第一芯或子复合结构1612a的第二表面上，并且第二介电层1606b可以被设置在第二芯或子复合结构1612b的第一表面上。
[0107]在一个示例中，结构1612a、1612b和/或1614可以是包括设置在介电材料1622(例如，预浸材料)的任一侧上的导电层(例如，箔)1620a和1620b的芯结构1615(例如，柔性、半柔性/半刚性、或者刚性)。介电材料可以是例如预浸材料、接合片和/或诸如固化或部分固化的树脂这样的子复合材料，并且这些介电材料可以被浸渍有加固或加强材料或者集料。固化或部分固化的树脂可以包括环氧树脂、聚酰亚胺、聚苯醚(PPO)、氰酸酯、碳氢化合物、聚四氟乙烯(PTFE)、双马来酰亚胺三嗪(BT)、酚树脂或者用于印刷电路板介电材料的作为纯的或混合的化合物的任何树脂。树脂浸渍加固可以被用于介电材料1622，并且可以包括机织织物或非机织织物玻璃纤维、Kevlar纤维、聚酯纤维、碳纤维、纤维素纤维或者用于印刷电路板的任何其它纤维。当使用非机织织物加固时，该加固可以是如斩碎的、粉末状的材料这样的纤维等。
[0108]在第二示例中，结构1612a、1612b和/或1614可以是包括在中间具有一个或更多个介电层1626a、1626b和/或1626c的一个或更多个导电层(例如，箔)1624a、1624b、1624c和/或1624d的第一子复合结构1617 (例如，柔性、半柔性/半刚性、或者刚性)。在本示例中，复合结构1617在顶表面和底表面上具有导电层。
[0109]在第三示例中，结构1612a、1612b和/或1614可以是包括在中间具有一个或更多个导电层(例如，箔)1630a、1630b、1630c和/或1630d的一个或更多个介电层1628a、1628b、1628c、1628d和/或1628e的第二子复合结构1619 (例如，柔性、半柔性/半刚性、或者刚性)。在本示例中，复合结构1619在顶表面和底表面上具有介电层。
[0110]在一些示例中，芯/子复合结构1612a和/或1612b内的导电层中的一个或更多个可以包括可以已通过蚀刻导电层1620、1624和/或1630而形成的电迹线和/或焊盘。
[0111]图17例示了具有通过使用在一个或更多个介电层1706b和1706d中的具有镀制抗蚀剂材料1704和1705的多个点而在镀制贯通孔1716内形成的宽的(纵向的)间隙/空隙1718的另一个多层PCB 1702的一部分的横截面图。多层PCB 1702可以包括多个介电层1706a、1706b、1706c、1706d和/或1706e、多个芯或子复合结构1712a和/或1712b、和/或一个或更多个电介质、芯和/或子复合结构层1714a和/或1714b。在多层PCB 1702内，可以在两个镀制抗蚀剂材料1704和1705之间形成间隙/空隙/间距1718。在本示例中，镀制抗蚀剂材料已被沉积在第一芯或子复合结构1712a的第一表面以及第二芯或子复合结构1712b的第一表面上。多层PCB 1702还可以包括在镀制抗蚀剂材料1704和1705之间的附加的电介质、芯结构和/或子复合结构层1714a。另外，第一介电层1706a可以被设置在第一芯或子复合结构1712a的第二表面上，并且第二介电层1706c可以被设置在第二芯或子复合结构1712b的第二表面上。
[0112]多层PCB 1702的一部分的立体图1717还例示了，在一个示例中，镀制抗蚀剂1704可以被沉积在与要设置PTH 1716的位置对应的芯或子复合结构1712a的仅一部分上。例如，镀制抗蚀剂1704可以被沉积在比要被形成/钻出用于PTH 1716的孔稍微大的区域中。结果，镀制抗蚀剂1704和/或1705可以被沉积在芯或子复合结构1712a和/或1712b的仅选择的区域或部分上，而不是芯或子复合结构1712a和/或1712b的整个表面上。因此，在一个示例中，第一镀制抗蚀剂1704和/或第二镀制抗蚀剂1705可以具有比贯通孔的半径/直径大的半径/直径。
[0113]图18例示了具有通过使用在一个或更多个介电层1806a和1806d中的具有镀制抗蚀剂材料1804和1805的多个点而在镀制贯通孔1816内形成的宽的(纵向的)间隙/空隙1818的又一个多层PCB 1802的一部分的横截面图。多层PCB 1802可以包括多个介电层1806a、1806b、1806c、1806d和/或1806e、多个芯或子复合结构1812a和/或1812b、和/或一个或更多个电介质、芯和/或子复合结构层1814a和/或1814b。在本示例中，镀制抗蚀剂材料已被沉积在第一芯或子复合结构1812a的第一表面以及第二芯或子复合结构1812b的第二表面上。多层PCB 1802还可以包括在镀制抗蚀剂材料1804和1805之间的附加的电介质、芯结构和/或子复合结构层。当形成穿过多层PCB 1802的镀制贯通孔1816时，除了沿着第一镀制抗蚀剂材料1804和第二镀制抗蚀剂材料1805之间的长度/间隙/空隙/间距1818，贯通孔的内表面被镀制有导电材料，以形成具有与第二通孔段1810电隔离的第一通孔段1808的分割的镀制贯通孔1816。
[0114]注意到，为了避免跨中间的芯或子复合结构1812a、1814a和/或1812b镀制，这些中间的芯或子复合结构可以在镀制处理期间不形成电流路径(例如，其不耦合至地或电源)，因此抑制镀制材料沿着中间的芯或子复合结构1812a、1814a和/或1812b的厚度沉积在贯通孔中。
[0115]图19例示了用于形成图15、图16、图17和/或图18的PCB的方法。形成1902第一芯或子复合结构。例如，第一芯或子复合结构可以是芯或子复合结构1512a(图15)、1612a(图16)、1712a(图17)和/或1812a(图18)。可以蚀刻第一芯或子复合结构的至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线1904。例如，这种蚀刻可以用于形成到/从要形成通孔的点的电路径。然后，可以在第一芯或子复合结构的至少一个表面上沉积第一镀制抗蚀剂材料1906。例如，第一镀制抗蚀剂可以是芯或子复合结构1512a(图15)的底表面上的镀制抗蚀剂1504(图15)、芯或子复合结构1612a(图16)的底表面上的镀制抗蚀剂1604(图16)、芯或子复合结构1712a(图17)的底表面上的镀制抗蚀剂1704(图17)、和/或芯或子复合结构1812a (图18)的顶表面上的镀制抗蚀剂1804(图18)。
[0116]类似地，形成第二芯或子复合结构1908 O例如，第二芯或子复合结构可以是芯或子复合结构1512c (图15)、1612b (图16)、1712b (图17)和/或1812b (图18)。可以蚀刻第一芯或子复合结构的至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线1910。例如，这种蚀刻可以用于形成到/从要形成通孔的点的电路径。然后，可以在第二芯或子复合结构的至少一个表面上沉积第二镀制抗蚀剂材料1912。例如，第二镀制抗蚀剂可以是芯或子复合结构1512c (图15)的顶表面上的镀制抗蚀剂1505(图15)、芯或子复合结构1612b (图16)的顶表面上的镀制抗蚀剂1605(图16)、芯或子复合结构1712b(图17)的底表面上的镀制抗蚀剂1705(图17)、和/或芯或子复合结构1812b (图18)的底表面上的镀制抗蚀剂1805(图 18) ο
[0117]然后，可以将第一芯或子复合结构和第二芯或子复合结构与在中间的至少一个介电层一起进行层压1914。然后，可以形成穿过第一芯或子复合结构、第二芯或子复合结构、所述至少一个介电层并且穿过第一镀制抗蚀剂和第二镀制抗蚀剂的贯通孔1916。除了沿着第一镀制抗蚀剂和第二镀制抗蚀剂之间的长度，可以利用导电材料镀制贯通孔的内表面，以形成具有与第二通孔段电隔离的第一通孔段的分割的镀制贯通孔1918。例如，镀制贯通孔可以是镀制贯通孔1516、1616、1716和/或1816。S卩，作为定位第一镀制抗蚀剂材料和第二镀制抗蚀剂材料(诸如，图15中的1504/1505、图16中的1604/1605、图17中的1704/1705、和/或图18中的1804/1805)的结果，镀制材料不粘附到第一镀制抗蚀剂材料和第二镀制抗蚀剂材料之间的区域，因此沿着镀制贯通孔产生空隙/间隙/间距。
[0118]图20例示了具有通过使用在一个或更多个介电层2006b和2006c中的具有镀制抗蚀剂材料2004和2005的多个点而在镀制贯通孔2016中形成的宽的(纵向的)间隙/空隙2018的又一个多层PCB