领域的人员更好地理解本发明实施例的方案，下面结合附图和实施方式对本发明实施例作进一步的详细说明。
[0042]针对传统结构的逐次逼近型ADC只具有中等转换精度和中等转换速度，虽然可以做到很低的功耗和较小的芯片面积，但由于器件失配和噪声的影响，在一些需要高转换精度的应用场合中，就无法满足实用要求。本发明提供一种逐次逼近模数转换器装置，进一步提高了逐次逼近型ADC的转换精度，使其满足现代通信系统等应用场合的高性能要求。
[0043]如图2所示，为本发明提供的一种逐次逼近模数转换器装置结构示意图。该逐次逼近模数转换器装置，包括采样保持模块和N位数模转换器；所述采样保持模块对输入的模拟信号进行采样，并输出采样信号Vsample，所述N位数模转换器将输入数字信号转换为模拟信号Vdac ;还包括:钟控比较器、逐次逼近控制模块、参考延时模块及快慢检测模块；
[0044]所述钟控比较器根据采样信号Vsample和模拟信号Vdac输出比较信号VC0MP给所述逐次逼近控制模块，所述钟控比较器还输出比较结束信号RDY给所述快慢检测模块；
[0045]所述参考延时模块输出延时时钟信号CLK_Tth给所述快慢检测模块；
[0046]所述快慢检测模块检测所述比较结束信号RDY输出第一快慢信号SL0W1或第二快慢信号SL0W2给所述逐次逼近控制模块；
[0047]所述逐次逼近控制模块对比较位逐位置1输出N位二进制数据DN?D1作为所述N位数模转换器的输入数字信号，所述逐次逼近控制模块还检测所述第一快慢信号SL0W1或第二快慢信号SL0W2、比较信号VC0MP，并确定输出的N位二进制数据DN?D1，直至逐位比较结束后输出N位二进制数据DN?D1作为所述逐次逼近模数转换器装置的输出。
[0048]进一步，所述第一快慢信号SL0W1为高电平时，所述逐次逼近控制模块检测所述比较信号VC0MP的电平；如果所述VC0MP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1 ;
[0049]所述第一快慢信号SL0W1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN?D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SL0W2，如果所述第二快慢信号SL0W2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SL0W2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减1输出作为所述逐次逼近模数转换器装置的输出。
[0050]图2所示的逐次逼近模数转换器装置的工作原理如下:采样保持模块通过采样时钟信号CLK_1对待量化的模拟输入信号Vin进行采样，输出采样信号Vsample ;Vref为N位数模转换器的输入参考信号(Vref是该数模转换器的量程，也即，该数模转换器的1LSB所对应的电压=Vref/2N)，N位数模转换器根据逐次逼近控制模块输出的信号DN?D1，输出模拟信号Vdac (等于Vref/2N乘以DN?D1所对应的数值)。与图1中传统逐次逼近模数转换器工作原理类似，Vsample和Vdac之间的差值表示为Vcomin，比较器对Vcomin和接地电平GND通过钟控比较器进行比较，如果差值Vcomin大于0，钟控比较器的输出VC0MP为高电平，否则，钟控比较器的输出VC0MP为低电平。
[0051]同时，如果Vcomin的值小于所述钟控比较器的亚稳态值Δ VJ寸，所述钟控比较器输出比较结束信号RDY为低电平，否则输出所述比较结束信号RDY为高电平。
[0052]信号Vctl控制所述参考延时模块对时钟信号CLK延时Tth值，输出延时时钟信号CLK_Tth。快慢检测模块在延时时钟信号CLK_Tth的上升沿检测所述比较结束信号RDY的电平值。如果检测到所述比较结束信号RDY为低电平，则所述快慢检测模块输出所述第一快慢信号SL0W1为低电平，如果检测到所述比较结束信号RDY为高电平，则所述快慢检测模块输出所述第一快慢信号SL0W1为高电平。
[0053]然后，如果所述第一快慢信号SL0W1为高电平时，所述逐次逼近控制模块检测所述比较信号VC0MP的电平；如果所述VC0MP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1 ;
[0054]如果所述第一快慢信号SL0W1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN?D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SL0W2，如果所述第二快慢信号SL0W2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SL0W2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减1输出作为所述逐次逼近模数转换器装置的输出。
[0055]以lObit模数转换器为例，图2中的N位数模转换器即为10位数模转换器。如图3所示，为本发明实施例提供的逐次逼近模数转换器装置的时序图。CLK为系统时钟信号，CLK_1为采样保持模块的采样时钟信号，其与CLK为同源时钟，也可理解为是CLK时钟加缓冲放大后的时钟信号。外部复位信号REST为逐次逼近模数转换器的外部系统复位信号，内部REST是逐次逼近控制模块内部产生的复位信号。D10，D9，-D2, D1为所述逐次逼近控制模块输出的10位二进制数据。VC0MP为钟控比较器输出的比较信号。SLOW为快慢检测模块输出的状态信号，在一次比特位的比较过程中，SLOW信号的第一次输出信号称为第一快慢信号SL0W1，SLOW信号的第二次输出信号称为第二快慢信号SL0W2(图3中没有标示出第一快慢信号SL0W1和第二快慢信号SL0W2)。
[0056]根据逐次逼近原理，首先D10位置1，其余各位置0，即D10-D1为1000000000，由公式Vdac = Vref/210>i(D10-Dl所对应的数值)得到N位数模转换器输出的Vdac的值(此时等于Vref/2)，Vsample和Vdac之间的差值表示为Vcomin，Vcomin和接地电平GND在钟控比较器中进行比较，钟控比较器输出比较结果信号VC0MP和比较结束信号RDY，其中比较结果信号VC0MP输出到所述逐次逼近控制模块，钟控比较器输出比较结束信号RDY给快慢检测模块。所述快慢检测模块接收信号RDY和延迟时钟信号CLK_Tth，CLK_Tth的上升沿采样RDY的逻辑电平作为快慢检测模块的输出的第一快慢信号SL0W1的值，也即，如果CLK_Tth的上升沿采样到的RDY信号为高电平，则快慢检测模块的输出的第一快慢信号SL0W1为高电平，同样，如果CLK_Tth的上升沿采样到的RDY信号为低电平，则快慢检测模块的输出的第一快慢信号SL0W1为低电平。
[0057]于是，根据第一快慢信号SL0W1为高电平或低电平，分为两种情况:
[0058]第一种情况:当第一快慢信号SL0W1为高电平时，D10位保持1，并开始下一位D9位的逐位比较(此时，D10?D1设置为1100000000)。然后依上述D10位的逐次比较情况进行，以此类推。
[0059]第二种情况:当第一快慢信号SL0W1为低电平时，说明此时逐次逼近控制模块输出的D10?D1值所对应的模拟值Vdac与输入模拟信号值Vsample的差值很小(也即Vcomin值很小)，则就近判断逻辑模块通过逻辑控制模块设置D10?D1加1输出，S卩D10?D1为1000000001，进而并将二进制数据作为通过所述N10位数模转换器的把输入数字信号D10?D1转换为新的模拟信号Vdac，并再次与采样信号Vsample进行比较。于是这时，钟控比较器再次输出新的比较结果信号VC0MP和新的比较结束信号RDY，所述快慢检测模块根据新的比较结束信号RDY输出第二快慢信号SL0W2，进一步根据第二快慢信号SL0W2为高电平或低电平，分为A和B两种情形:
[0060]情形A:如果第二快慢信号SL0W2为高电平时，则所述逐次逼近模数转换器停止逐次比较的工作，并把N位二进制数据DN?D1减2作为本次逐次逼近模数转换器的最终输出，即 D10 ?D1 为 0111111111(由 1000000001 减 2 获得)。
[0061]情形B:如果第二快慢信号SL0W2为低电平时，则所述逐次逼近模数转换器停止逐次比较的工作，并通过逐次逼近控制模块把N位二进制数据DN?D1减1作为本次逐次逼近模数转换器的最终输出，即D10?D1为1000000000(由1000000001减1获得)。
[0062]由图3可知，本发明的N比特逐次逼近模数转换器一次输出最多需要N+3个时钟，其中，一个时钟用于输入信号采样，一个时钟用于就近判断逻辑，N个时钟用于逐次逼近量化，还有一个时钟用于内部计数器等的复位操作。由上述实施例可知，如果逐次逼近模数转换器的最终输出为最高比特位为1，其它比特位为0，那么一次逐次逼近模数转换器输出所需时钟最少需要4个时钟，其中，1个时钟用于输入信号采样，1个时钟用于逐次逼近量化，1个时钟用于就近判断逻辑，还有1个时钟用于