位二进制数据DN?
D1
[0083]需要说明的是，本实施例的逻辑控制模块不仅具有与图1所示现有技术的逐次逼近模数转换器的逐次逼近控制模块的功能，逐位比较产生DN?D1数据，同时还接受就近判断逻辑模块的控制。
[0084]进一步，所述就近判断逻辑的工作原理如下:所述第一快慢信号SL0W1为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1加1输出。所述第一快慢信号SL0W1为高电平时，所述就近判断逻辑模块不输出控制，所述逻辑控制模块检测所述比较结果信号VC0MP的电平；如果所述VC0MP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1。所述第二快慢信号SL0W2为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1减1作为本次逐次逼近模数转换器的输出。所述第二快慢信号SL0W2为高电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1减2作为本次逐次逼近模数转换器的输出。
[0085]进一步，所述就近判断逻辑模块控制所述逐次逼近模数转换器装置的输出，所述逐次逼近模数转换器装置的一次输出所需的时间小等于N+3个时钟周期，且大等于4个时钟周期。
[0086]本发明提供一种逐次逼近模数转换器装置，相较于目前已有的模数转换技术，本发明主要的优点在于:通过就近判断逻辑可精确的判断输入信号的大小，提高逐次逼近型ADC的精度。同时本发明提供的逻辑简单，易于实现，同时，转换所需的平均时钟数比传统方案要少，可以降低模数转换器的功耗，特别适合应用于对精度要求较高的低压低功耗通信系统等应用场合。
[0087]以上依据图示所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。
【主权项】
1.一种逐次逼近模数转换器装置，包括采样保持模块和N位数模转换器；所述采样保持模块对输入的模拟信号进行采样，并输出采样信号Vsample，所述N位数模转换器将输入数字信号转换为模拟信号Vdac ;其特征在于，还包括:钟控比较器、逐次逼近控制模块、参考延时模块及快慢检测模块； 所述钟控比较器根据采样信号Vsample和模拟信号Vdac输出比较信号VCOMP给所述逐次逼近控制模块，所述钟控比较器还输出比较结束信号RDY给所述快慢检测模块； 所述参考延时模块输出延时时钟信号CLK_Tth给所述快慢检测模块； 所述快慢检测模块检测所述比较结束信号RDY输出第一快慢信号SL0W1或第二快慢信号SL0W2给所述逐次逼近控制模块； 所述逐次逼近控制模块对比较位逐位置1输出N位二进制数据DN?D1作为所述N位数模转换器的输入数字信号，所述逐次逼近控制模块还检测所述第一快慢信号SL0W1或第二快慢信号SL0W2、比较信号VCOMP，并确定输出的N位二进制数据DN?D1，直至逐位比较结束后输出N位二进制数据DN?D1作为所述逐次逼近模数转换器装置的输出。2.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于， 所述第一快慢信号SL0W1为高电平时，所述逐次逼近控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1 ; 所述第一快慢信号SLOW1为低电平时，所述逐次逼近控制模块对所述比较位的值保持为1，且对输出的N位二进制数据DN?D1加1输出作为所述N位数模转换器的输入数字信号，并再次进行比较，所述快慢检测模块根据延时时钟信号CLK_Tth检测比较结束信号RDY，输出所述第二快慢信号SLOW2，如果所述第二快慢信号SLOW2为高电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减2输出作为所述逐次逼近模数转换器装置的输出，如果所述第二快慢信号SLOW2为低电平，则逐位比较结束，所述逐次逼近控制模块的N位二进制数据DN?D1减1输出作为所述逐次逼近模数转换器装置的输出。3.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述钟控比较器的第一输入信号Vcomin是所述采样信号Vsample与所述模拟信号Vdac的差值，所述钟控比较器的第二输入信号是接地电平GND ; 当所述钟控比较器的时钟信号CLK为高电平时，所述钟控比较器对输入信号进行比较； 当所述钟控比较器的时钟信号CLK为低电平时，所述钟控比较器保持比较结果； 所述钟控比较器的第一输入信号Vcomin小于所述钟控比较器的亚稳态值Δ ￥?时，所述钟控比较器输出比较结束信号RDY为低电平，否则输出所述比较结束信号RDY为高电平。4.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述钟控比较器包括:差分比较器、第一反相器、第二反相器、异或门和RS锁存器； 所述第一反相器的输入端与所述差分比较器第一输出端相连，所述第一反相器的输出端与所述异或门的第一输入端相连； 所述第二反相器的输入端与所述差分比较器第二输出端相连，所述第二反相器的输出端与所述异或门的第二输入端相连； 所述RS锁存器的第一输入端连接所述差分比较器的第一输出端，所述RS锁存器的第二输入端连接所述差分比较器的第二输出端，所述RS锁存器的第三输入端连接时钟信号CLK，所述RS锁存器的第一输出端作为所述钟控比较器的第一输出端，输出所述比较信号VCOMP ； 所述异或门的输出端作为所述钟控比较器的第二输出端，输出所述比较结束信号RDY。5.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述参考延时模块的第一输入信号为时钟信号CLK，与所述钟控比较器的时钟信号CLK相同，所述参考延时模块的第二输入信号Vctl控制所述参考延时模块对时钟信号CLK延时的阈值时间Tth值； 所述延时时钟信号CLK_Tth是时钟信号CLK延时Tth时间的时钟信号。6.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述延时时钟信号CLK_Tth控制所述快慢检测模块的输出，在所述延时时钟信号CLK_Tth上升沿时，所述快慢检测模块检测所述比较结束信号RDY的电平值； 如果检测到所述比较结束信号RDY为低电平，则所述快慢检测模块输出所述第一快慢信号SL0W1或所述第二快慢信号SL0W2为低电平，如果检测到所述比较结束信号RDY为高电平，则所述快慢检测模块输出所述第一快慢信号SL0W1或所述第二快慢信号SL0W2为高电平。7.根据权利要求1所述的逐次逼近模数转换器装置，其特征在于，所述逐次逼近控制模块包括:逻辑控制模块和就近判断逻辑模块； 所述比较信号VCOMP作为所述逻辑控制模块的输入信号，所述逻辑控制模块逐位置1输出N位二进制数据DN?D1作为所述N位数模转换器的输入数字信号，直至逐位比较结束后输出N位二进制数据DN?D1作为所述逐次逼近模数转换器装置的输出； 所述第一快慢信号SL0W1或所述第二快慢信号SL0W2作为所述就近判断逻辑模块的输入信号，所述就近判断逻辑模块控制所述逻辑控制模块输出N位二进制数据DN?D1。8.根据权利要求7所述的逐次逼近模数转换器装置，其特征在于， 所述第一快慢信号SL0W1为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1加1输出； 所述第一快慢信号SL0W1为高电平时，所述就近判断逻辑模块不输出控制，所述逻辑控制模块检测所述比较信号VCOMP的电平；如果所述VCOMP为高电平，则所述比较位的值保持为1，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1，否则所述比较位的值复位为0，并对所述比较位的下一位的值置1输出N位二进制数据DN?D1 ; 所述第二快慢信号SLOW2为低电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1减1输出，作为所述逐次逼近模数转换器装置的输出； 所述第二快慢信号SLOW2为高电平时，所述就近判断逻辑模块控制所述逻辑控制模块的N位二进制数据DN?D1减2输出，作为所述逐次逼近模数转换器装置的输出。9.根据权利要求7所述的逐次逼近模数转换器装置，其特征在于，所述就近判断逻辑模块控制所述逐次逼近模数转换器装置的输出，所述逐次逼近模数转换器装置的一次输出所需的时间小等于N+3个时钟周期，且大等于4个时钟周期。
【专利摘要】本发明提供一种逐次逼近模数转换器装置，包括：采样保持模块、N位数模转换器、钟控比较器、参考延时模块、逐次逼近控制模块及快慢检测模块。所述快慢检测模块根据所述钟控比较器输出的比较结束信号RDY和参考延时模块输出的时钟信号CLK_Tth，判断输出第一快慢信号SLOW1或第二快慢信号SLOW2。所述逐次逼近控制模块包括逻辑控制模块和就近判断逻辑模块，所述就近判断逻辑模块根据所述第一快慢信号SLOW1或所述第二快慢信号SLOW2控制所述逻辑控制模块的输出。本发明利用所述就近判断逻辑模块对最低有效比特进行优化，提高了逐次逼近型模数转换器的转换精度，且本发明电路结构和控制逻辑简单，易于实现，特别适用于对精度要求较高的低压通信系统等应用场合。
【IPC分类】H03M1/38
【公开号】CN105306059
【申请号】CN201510811910
【发明人】陈岚, 王海永, 柳雪晶
【申请人】中国科学院微电子研究所
【公开日】2016年2月3日
【申请日】2015年11月20日