NV3。控制单元CTRL被配置为输出第一计数器使能信号cntl_en。控制单元CTRL也被配置为通过第三反相器INV3输出第二计数器使能信号cnt2_en。利用第三反相器INV3，可减少或避免在第一计数器使能信号cntl_en和第二计数器使能信号cnt2_en之间由亚稳定性引起的意外的数据关系(通常是相反的)。
[0028]两对D触发器(D触发器对D 1&D3，D触发器对D2&D4)分别产生“ cnt l_clr ”和“cnt2_clr”，且每对只与其相对应的计数器工作。一对D触发器中的一个被“ in_ck”的上升沿触发，该对中的另一个被“in_ck”的下降沿触发。以包括D1和D3的对为例，第一 D触发器D1被输入时钟“in_ck”的上升沿触发，第二 D触发器D2被输入时钟“in_ck”的下降沿触发。四个D触发器中的每一个的D端(也被称为数据输入端)连接至恒高。以两个D触发器为一对，即使计数器建立时间和计数器维持时间相互不匹配会引起例如第一 D触发器未能检测到输入时钟in_ck的上升沿，第三D触发器可随后检测到输入时钟的下降沿，以保证计数器精确的计量个数。
[0029]再次参见图2，若装置20可允许一个样本错误，那么第三D触发器D3和第四D触发器D4可被省略。即装置20通过第一触发器D1或第二触发器D2仅检测输入时钟in_ck的上升沿。
[0030]图4是表不图1所不的装置10另一个实施例40的电路图。由于第一触发器D1、第二触发器D2、第三触发器D3、第四触发器D4、第一反相器INV1、第二反相器INV2、第一或门0R1和第二或门0R2与图3类似，涉及图3中已经描述的元件的细节被省略。
[0031]如图4所示，控制单元400包括组合逻辑410和第五D触发器D5，组合逻辑410的第一端口和第二端口分别连接至第一或门0R1的输出和所述第二或门0R2的输出。组合逻辑410被配置为分别检测到第一或门0R1或第二或门0R2的输出的逻辑高时向第五D触发器D5输出不同值。例如，如果检测到第一或门0R1的高时，那么控制逻辑410输出1，如果检测到第二或门0R2的高时，那么控制逻辑410输出0。第五D触发器D5的Q端被配置为输出第一计数器使能信号cntl_en，且第五D触发器D5的非Q端被配置为输出第二计数器使能信号cnt2_en。第五触发器D5的Q端通过第一反相器INV1连接至第一 D触发器D1和第三D触发器D3的清零端。第五触发器D5的非Q端通过第四反相器INV4连接至第二 D触发器D2和第四D触发器D4的清零端。注意到不同于图3中所有的D触发器Dl、D2、D3和D4连接至控制单元CTRL的同一输出端，在图4中D触发器对D1和D3的清零端接收第五D触发器D5的Q端输出，而D触发器对D2和D4的清零端接收第五D触发器D5的非Q端输出。注意到D1至D4的清零端可以是SET/RESET/SETB/RESTB端，且可能需要相应地插入反相器或移除反相器。CLR端的作用是允许D触发器回到其初始值。例如，如果D1至D4的CLR端都是CLRB (或RESET)，意味着端口上的逻辑低将会将Q端置0，那么INV1和INV4可被省略。
[0032]装置40进一步包括分频器420。分频器420被配置为在输入时钟in_ck被输入至控制单元400之前将输入时钟in_ck除以N。
[0033]比较单元COMPARE是图1所示的比较单元CMP的实施例。由于第一计数器CNT1和第二计数器CNT2交替工作，一个COMPARE单元足够检测计数器之一计数的周期个数是否超过阈值，并产生丢失信号以显示输入时钟in_ck的丢失。
[0034]图5是表示图1显示的装置10的另一个实施例50的电路图。图5所示的装置50包括第一 D触发器D1和第二 D触发器D2。装置50进一步包括第三D触发器D3、第四D触发器D4、第一与门AND1、第二与门AND2和两比较器C0MPARE1和C0MPARE2。
[0035]第一 D触发器D1和第三D触发器D3的Q端都连接至第一与门AND1的输入端。第一与门AND1的输出端连接至控制单元CTRL。第二 D触发器D2和第四D触发器D4的Q端连接至第二与门AND2的输入端，第二与门AND2的输出端连接至控制单元CTRL。控制单元CTRL的输出端连接至第二触发器D2的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第一触发器D1的清零端CLR。
[0036]第三D触发器D3和第四D触发器D4的时钟端被配置为通过第二反相器INV2接收输入时钟in_ck的反相。控制单元CTRL的输出端连接至第四D触发器D4的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第三D触发器的清零端CLR ；其中所有第一 D触发器D1、第二 D触发器D2、第三D触发器D3、第四D触发器D4的D端连接至逻辑低“0”。同样考虑在图3中所示的装置30，每一个第一 D触发器D1、第二 D触发器D2、第三D触发器D3、第四D触发器D4的D端被配置为接收0或1。如果每个D端被配置为接收0而不是1，那么图3中或门0R1，0R2可改为图5中显示的与门AND1和AND2。
[0037]由于图5中第一比较器C0MPARE1和第二比较器C0MPARE2与图3中显示的类似，涉及图3的已经描述的元件的细节被省略。
[0038]图6是表示图1显示的装置的另一实施例的电路图。在图6中，装置60包括锁存器。如图6所示，装置60包括第一锁存器D1、第二锁存器D2、第三锁存器D3、第四锁存器D4、第三与门AND3、第四与门AND4、控制单元CTRL和比较器COMPARE。
[0039]第一锁存器D1和第二锁存器D2的时钟端被配置为接收输入时钟in_ck。控制单元CTRL的输出端连接至第二锁存器D2的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第一锁存器D1的清零端CLR。
[0040]第一 D触发器D1和第三D触发器D3的Q端连接至第三与门AND3的输入端，第三与门AND3的输出端连接至控制单元CTRL。
[0041]第二 D触发器D2和第四D触发器D4的Q端连接至第四与门AND4的输入端。第四与门AND4的输出端连接至控制单元CTRL。
[0042]第三D触发器D3和第四D触发器D4的时钟端都被配置为通过第二反相器INV2接收输入输入时钟in_ck的反相。控制单元CTRL的输出端连接至第四D触发器D4的清零端CLR，且控制单元CTRL的输出端通过第一反相器INV1进一步连接至第三D触发器D3的清零端。
[0043]由于图6中比较器C0MPARE1与图4中显示的类似，涉及图4的已经描述的元件的细节被省略。
[0044]在一实施例中，预设阈值是可编程的。例如，预设阈值可根据输入时钟in_ck与监控时钟信号mck的频率之比进行调整。
[0045]图7是表示图1显示的装置的另一实施例的电路图。图7中显示的装置70与图4中显示的装置40类似，图4与图7中的不同在于图4进一步包括分频器420。
[0046]图8是表示图4或图7中组合逻辑实施例的电路图。组合逻辑80进一步包括复用器MUX和第一异或门X0R1。组合逻辑80的第二端口(被配置为接收信号cnt2_clr)包括复用器MUX的第二端口(表示为MUX上的1)，且复用器MUX的第二端口还连接至第一异或门X0R的第一输入端。组合逻辑80的第一端口(被配置为接收信号cnt_clr)包括第一异或门X0R1的第二输入端。复用器的选择端(表示为MUX上的S)连接至第一异或门X0R1的输出端。复用器MUX的第一端口(表示为MUX上的0)连接至第五D触发器D5的Q端。组合逻辑80的输出包括复用器MUX的输出。例如，当cntl_clr是逻辑高(1)，且cnt2_clr是逻辑低(0)，X0R1输出逻辑高且选中第二端口(表示为MUX上的1)，复用器输出cnt2_clr，为逻辑低(0)。当cntl_clr是逻辑低(0)，且cnt2_clr是逻辑高(1)，X0R1输出逻辑高(1)，且当第二端口(表示为MUX上的1)被选中，复用器MUX输出cnt2_clr，为逻辑高(1)。注意到图8仅显示了复用器MUX如何连接至第五触发器D5。与图4相似，尽管未在图8中显示，第五触发器D5的时钟端连接至监控时钟信号mck。
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