0S (第四晶体管)MN2的区域AR_MN2、启动MOS(MNb)的区域AR_MNb、以及感测MOS (MNs)的区域AR_NMs0以这样的方式，在终止区域AR_TRMBK中形成具有源极和漏极之间的例如150V或更大(优选300V或更大)的耐压的晶体管。
[0069]低电压区(第一区)AR_LVBK设置终止区域AR_TRMBK外，其中形成了以参考电压作为参考地以电源电压(第一电源电压)VCC操作的电路。更具体地，在低功率区域AR_LVBK中形成输入信号处理单元LGC、低侧驱动单元LSU和自举电路BSC中的比较器电路CMP (如图1所示)。
[0070]高电压区(第二区)AR_HVBK设置在在终止区域AR_TRMBK内，其中形成了以浮动电压VS作为参考地以启动电源电压(第二电源电压)操作的电路。更具体地，如在图1中的高压电路单元HVBK中所示，高侧驱动单元HSU和在电平移位电路LSC内的电阻R1、R2形成在高电压区域AR_HVBK中。
[0071]图6是示出图5中的终止区的详细布局配置的例子的平面视图。终止区域AR_TRMBK具有环状形状。例如，分离层IDF (其是ρ型半导体区)设置在环的外周界上。此外，分离层IDF被设置以围绕电平移位MOS(MNl)的区域AR_MN1以及电平移位MOS的区域AR_MN20
[0072]在环的外周界和内周界之间的内部区域中，形成有两个场板FP1和FP2、电平移位MOS (MN1，MN2)的栅极层GT (MN1)和GT (MN2)、启动MOS (MNb)的栅极层GT (MN2)、以及感测MOS(MNs)的栅极层 GT(MNs)。每个场板 FP1、FP2 以及每个栅极层 GT (MN1)、GT(MN2)、GT(MNb)和GT (MNs)由例如多晶硅等形成。
[0073]场板FP1形成在环的内部区域的两个等分的部分中的一个区域中，并且场板FP2在形成在另一个区域中。每个场板FP1和PF2沿着周界方向延伸，从内周界侧延伸到外周界侧(或从外周界侧到内周界侧)而在边界线DD返回。每个栅极层GT(MNl)、GT(MN2)、GT(MNb)和GT(MNs)被设置以在最外层的场板FP1、FP2和分离层IDF之间的环的周界方向延伸。
[0074]场板FP1在环的最内周界处与电平移位MOS(MNl)的漏极电极DE(MNl)结合。然后，场板FP1通过在环的最外周界处的金属线ML1与分离层IDF结合。类似地，场板FP2在环的最内周界上与电平移位M0S(MN2)的漏极电极DE(MN2)结合。然后，场板FP2通过在环的最外周界处的金属线ML2与分离层IDF结合。
[0075]如上所述，通过在终止区域AR_TRMBK不仅形成电平移位MOS (MN1，丽2)，也形成启动MOS(MNb)和感测MOS (MNs)，可以配置图1的驱动ID(DVICl)而不增加半导体芯片的面积。
[0076]这里，从栅极层GT(MNb)和GT(MNs)的布置可以看出，每个启动MOS(MNb)和感测MOS(MNs)以这样的方式形成:终止区域AR_TRMBK的环的周界方向是栅极宽度。启动M0S (第一晶体管)MNb的栅极宽度的(即，栅极层GT (MNb)的布线长度)大于感测M0S (第二晶体管)MNs的栅极宽度(即，栅极层GT (MNs)的布线长度)。如图1和3所描述的，启动MOS(MNb)优选具有低电阻，因为需要对自举电容器CB充电。另一方面，感测MOS (MNs)的电阻可以具有比启动MOS (MNb)较高的电阻，因为几乎没有电流流过感测MOS (MNs)。由于这个原因，提供如图6所示的栅极宽度的差异是有用的。
[0077]此外，启动M0S (第一晶体管)MNb形成在电平移位M0S (第三晶体管)丽1的区域AR_MN1和电平移位M0S (第四晶体管)丽2的区域AR_MN2之间的区域中，该区域在环的周界方向上的距离较长的一侧上。另一方面，感测M0S (第二晶体管)丽s形成在区域AR_MN1和区域AR_MN2之间的区域中，该该区域在环的周界方向上的距离较短的一侧上。以这种方式，可以提供上述的栅极宽度的差异，因此可以以提高布局的效率，这将参考图7详细描述。
[0078]<感测M0S和启动M0S装置结构>
[0079]图7是示出图6的A-A’或B-B’结构的例子的截面图。在图7中，在ρ型半导体衬底SUB上设置η型外延层ΕΡΙ。外延层ΕΡΙ被从主面(即，装置形成表面)侧延伸以耦接到半导体衬底SUB的ρ型分离层IDF分开。被分开的外延层EPI的一部分是与参考图6描述的环的内部区域相对应的漂移层LDR。
[0080]在分离层IDF的主表面侧上，设置有杂质浓度高于ρ型的杂质浓度的P+型扩散层DF1。扩散层DF1与由接触层和金属层形成的分离电极IE结合。在接近分离层IDF的位置处的漂移层LDR的主表面侧，设置有杂质浓度高于η型的η +型源极扩散层SO。源极扩散层SO与由接触层和金属层形成的源极电极SE结合。
[0081]在邻近源极扩散层S0的位置处的漂移层LDR上，以栅极绝缘膜G0X插入其间的方式设置多晶硅等的栅极层GT。在漂移层LDR中的栅绝缘膜G0X的正下方的区域是沟道区。栅极层GT与由接触层和金属层形成的栅极电极GE结合。在远离分离层IDF的位置处的漂移层LDR的主表面上设置有n+型漏极扩散层DR。漏极扩散层DR与由接触层和金属层形成的漏极电极结合。漏极电极DE、栅极电极GE、源极电极SE和分离电极IE相应地被层间绝缘膜ISL分离。
[0082]在漏极扩散层DR与沟道区之间的位置处的漂移层LDR的主表面侧上设置有装置分离绝缘膜EIS。如图6中所示，多晶硅等的场板FP设置在装置分离绝缘膜EIS上。在源极扩散层S0下的位置处在半导体衬底上设置ρ型嵌入式分离层BIDF。嵌入式分离层BiDF以这样的方式来设置:它被耦接到半导体衬底SUB和分离层IDF。在漏极扩散层DR下的位置处在半导体衬底SUB和漂移层LDR之间设置n+型嵌入式扩散层BDF。嵌入式扩散层BDF延伸遍及图6所示的高压区域AR_HVBK，并且具有电隔离半导体衬底和高电压AR_HVBK的作用。
[0083]通过采用这样的结构，可以获得耗尽型高耐压NM0S晶体管。这里，当NM0S晶体管被控制为关断时，在嵌入式分离层BIDF和漂移层LDR之间形成的耗尽层被耦接到沟道区中形成的耗尽层。结果，电流路径被阻塞。此时，嵌入式分离层BIDF的设置有利于容易地在源极扩散层的较低侧上阻塞电流路径。注意，可以例如以沟道区中的杂质浓度、分离层BIDF的大小或其他因素作为参数来执行图4所示的上电压Vsup的调整。
[0084]此外，与图6中的线A-A’对应的感测MOS (MNs)和与图6中的线B-B’对应的启动MOS(MNb)可以使用图7的结构。在感测MOS(MNs)的情况下，分离电极IE与参考电压COM结合，源极电极SE与在低电压区域AR_LVBK中形成的比较器电路CMP结合，并且栅极电极GE与电源电压VCC结合。而在启动MOS(MNb)的情况下，分离电极IE与参考电压COM结合，源极电极SE与电源电压VCC结合，并且栅极电极GE与比较器电路CMP结合。
[0085]这里，启动MOS (MNb)的源极电极SE的连接目标不同于感测MOS (MNs)的源极的连接目标。出于这个原因，需要分离源极扩散层so。此时，如图5和6所示，采取通过相应的电平移位M0S(MN1，丽2)将启动MOS(MNb)和感测MOS (MNs)分离的布局是有用的。换句话说，源极扩散层S0的分离可以通过如图6所示使用围绕电平移位M0S(MN1，MN2)的分离层IDF来实现。以这种方式，可以提高布局的效率。
[0086]如上所述，优选地，启动MOS (MNb)和感测MOS (MNS)被布置为如图5和6所示，但本发明不限于这样的布置。例如，当用于分离源极扩散层so区域被单独设置时，两个电平移位M0S(MN1，丽2)可以并排布置，启动MOS (MNb)和感测MOS(MNs)可以并排设置在该区域的其余部分中。
[0087]<感测M0S和启动M0S的装置结构(变型)>
[0088]图8是示出图6的A-A’或B_B’结构的例子的截面图，其与图7的配置例子不同。图8所示的结构与图7所示的结构的不同在于没有设置嵌入式分离层BIDF，ρ型分离层IDF在超出源极扩散层S0之外的栅极绝缘膜G0X下延伸，以及η型扩散层DF2设置在栅极绝缘膜GOX正下方。由于这种结构，源极扩散层SO被设置在隔离层IDF内。其它结构与图7的结构相同，这里省略了其详细描述。
[0089]η型中的杂质浓度高于η型中的杂质浓度并且低于在η +型中的杂质浓度。扩散层DF2以这样的方式设置:源极扩散层S0和漂移层LDR在ρ型扩散层IDF和栅绝缘膜G0X之间结合。采用这样的结构，也可以获得耗尽型高耐受电压NM0S晶体管。可以例如以扩散层DF2的杂质浓度作为参数来执行上电压Vsup的调整。
[0090]<电平移位M0S的装置结构>
[0091]图9是示出图6的C-C’结构的例子的截面图。图9所示的电平移位M0S(MN1，丽2)的结构的例子与图8的结构例子的不同在于:没有设置扩散层DF2，以及分离层IDF设置在漏极电极DE的旁边，如图6所示。此外，区别还在于:分离电极IE和源极电极SE共同成为源极电极SE，以及场板FP的端部耦接到漏极电极DE，如图6所示。其它结构与图8的结构相同，这里省略了其详细描述。
[0092]漏极电极DE旁边的分离层IDF从主表面侧延伸以耦接到半导体衬底SUB，与分离层IDF在源极电极SE (分离电极IE)的一侧的情况类似。然后，被两个分离层IDF分离的外延层EPI作为漂移层LDR。嵌入式扩散层BDF设置在外延层EPI中(而不是在漂移层LDR中)在面对漂移层LDR的一侧上，而分离层IDF插在漏极电极的一侧上。
[0093]源极电极SE与参考电压COM结合。栅极电极GE与图5中的低压区域AR_LVBK中形成的脉冲产生电路PGEN结合。然后，漏极电极DE与在图5中的高压区域AR_HVBK中形成的电阻R1和R2以及高侧驱动单元HSU结合。各电平移位M0S(MN1，丽2)的漏极电压被独立地控制。因此，每个区域AR_MN1和AR_MN2被分离层IDF围绕，如图6所示。不同于上面所描述的启动MOS(MNb)和感测MOS(MNs)，电平移位M0S(MN1，MN2)被以增强型NM0S晶体管配置。换句话说，电平移位M0S(MN1，丽2)以在图9中的栅绝缘膜G0X正下方的ρ型分离层IDF作为沟道区来操作。
[0094]这里，图9所示的场板FP耦接到在靠近图6所述的漏极电极DE的一侧上的漏极电极。此外，尽管在图9中未示出，然而场板FP耦接到在靠近源极电极SE的一侧上的分离层IDF(即，参考电压COM)。因此，场板FP的电压逐渐降低。通过提供这样的电压梯度，可以获得在漂移层LDR中形成的耗尽层的均匀扩展等。
[0095]此外，在上面所描述的图6的例子中，两个场板FP1和FP2以这样的方式设置:场板FP1的一端耦接到电平移位MOS (MN1)的漏极电极DE，场板FP2的一端耦接到电平移位M0S(MN2)的漏极电极DE。以这样的方式，在围绕电平移位MOS(MN1)的分离层IDF中，可以防止出现以场板FP1作为栅极、电平移位MOS(MNl)的漂移层LDR作为源极、以及启动MOS(MNb)或感测MOS(MNs)的漂移层LDR作为漏极的寄生M0S。类似地，在围绕电平移位M0S(MN2)的分离层IDF中，也可以防止以场板FP2作为栅极的寄生M0S的出现。
[0096]<第一个实施例的典型效果等>
[0097]如上所述，典型地通过使用第一个实施例的半导体装置，可以将与自举二极管相同的功能融入半导体装置，同时抑制半导体装置(驱