半导体装置的制造方法
【专利说明】半导体装置
[0001 ] 本分案申请是基于申请号为201080055065.6，申请日为2010年11月24日，发明名称为“半导体装置”的中国专利申请的分案申请。
技术领域
[0002]本发明涉及半导体装置，并且特别地涉及作为一种逻辑电路的触发器。
【背景技术】
[0003]近年来，电子电器被要求消耗更低的功率以减少环境的负荷。实现更低的功率消耗的一种方式是降低安装于电子电器上的集成电路(例如，LSI装置:大规模集成装置)的功率消耗。
[0004]集成电路包括作为一种逻辑电路的触发器(flip-flop)。触发器的实例不仅包括根据时钟信号的脉冲来获得数据的简单的触发器，而且包括具有复位(reset)端子的触发器、具有置位(set)端子的触发器以及具有复位端子和置位端子的触发器。这些触发器每个都具有拥有保持数据的功能的锁存电路(参见例如专利文献1)。此外，具有复位端子的触发器、具有置位端子的触发器以及具有复位端子和置位端子的触发器每个都另外具有NAND电路等。
[0005][参考]
[0006][专利文献1]美国专利N0.4554467
【发明内容】
[0007]如上所述，触发器具有拥有保持数据的功能的锁存电路、NAND电路等。大量的晶体管被用来构成锁存电路或NAND电路，这使得难以降低功率消耗。
[0008]本发明的一种实施例是针对上述问题而给出的，并且其目的之一是提供具有降低的功率消耗的触发器。
[0009]本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。
[0010]本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。复位信号被输入第三晶体管的栅极和第四晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第三晶体管的源极和漏极之一与第一反相器电路的输入电连接。第三晶体管的源极和漏极中的另一个与低压供电线路电连接。第四晶体管的源极和漏极之一与第二反相器电路的输入电连接。第四晶体管的源极和漏极中的另一个与高压供电线路电连接。
[0011]本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第五晶体管、第六晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。置位信号被输入第五晶体管的栅极和第六晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第五晶体管的源极和漏极之一与第一反相器电路的输入电连接。第五晶体管的源极和漏极中的另一个与高压供电线路电连接。第六晶体管的源极和漏极之一与第二反相器电路的输入电连接。第六晶体管的源极和漏极中的另一个与低压供电线路电连接。
[0012]本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一反相器电路及第二反相器电路。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。复位信号被输入第三晶体管的栅极和第四晶体管的栅极。置位信号被输入第五晶体管的栅极和第六晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第三晶体管的源极和漏极之一与第一反相器电路的输入电连接。第三晶体管的源极和漏极中的另一个与低压供电线路电连接。第四晶体管的源极和漏极之一与第二反相器电路的输入电连接。第四晶体管的源极和漏极中的另一个与高压供电线路电连接。第五晶体管的源极和漏极之一与第一反相器电路的输入电连接。第五晶体管的源极和漏极中的另一个与高压供电线路电连接。第六晶体管的源极和漏极之一与第二反相器电路的输入电连接。第六晶体管的源极和漏极中的另一个与低压供电线路电连接。
[0013]本发明的一种实施例是一种半导体装置，包括第一晶体管、第二晶体管、第一反相器电路、第二反相器电路、包含一对电极的第一电容器以及包含一对电极的第二电容器。反相时钟信号被输入第一晶体管的栅极。时钟信号被输入第二晶体管的栅极。第一晶体管的源极和漏极之一与第一布线电连接。第一晶体管的源极和漏极中的另一个与第一反相器电路的输入电连接。第一反相器电路的输出与第二晶体管的源极和漏极之一电连接。第二晶体管的源极和漏极中的另一个与第二反相器电路的输入电连接。第二反相器电路的输出与第二布线电连接。第一电容器的一个电极与第一反相器电路的输入电连接。第一电容器的另一个电极与低压供电线路电连接。第二电容器的一个电极与第二反相器电路的输入电连接。第二电容器的另一个电极与低压供电线路电连接。
[0014]本发明的一种实施例的特征在于第三晶体管和第四晶体管各自包括其中载流子浓度小于1 X 1014/cm3的氧化物半导体层。
[0015]本发明的一种实施例的特征在于第五晶体管和第六晶体管各自包括其中载流子浓度小于1 X 1014/cm3的氧化物半导体层。
[0016]本发明的一种实施例的特征在于第一晶体管和第二晶体管各自包括其中载流子浓度小于1 X 1014/cm3的氧化物半导体层。
[0017]本发明的一种实施例的特征在于氧化物半导体层的带隙为2eV或更大。
[0018]本发明的一种实施例的特征在于第一反相器电路和第二反相器电路各自是CMOS反相器电路。
[0019]本发明的一种实施例的特征在于半导体装置是触发器。该电路可以构成，例如，移位寄存器级，以及可以是用于显示装置内的驱动电路的一部分。
[0020]本发明的一种实施例是一种包括半导体装置的电子电器。
[0021]注意，晶体管的源极和漏极由于晶体管的结构而难以相互区分。此外，高电位和低电位可以根据电路的操作而互换。因此，在本说明书中，源极和漏极没有被确定并且各自可以称为第一电极(或第一端子)或者第二电极(或第二端子)。例如，当第一电极为源极时，第二电极为漏极，然而当第一电极为漏极时，第二电极为源极。
[0022]在本说明书中，“A和B彼此连接”的描述意思是A和B彼此电连接(S卩4和8可彼此在别的元件或电路布置于其间的情况下连接)4和8彼此在功能上连接(即4和8可彼此在别的电路布置于其间的情况下于功能上连接)4和8彼此直接连接(S卩4和8彼此在没有任何其他元件或电路布置于其间的情况下连接)，例如。注意，A和B各自是对象(例如，装置、元件、电路、接线、电极、端子、导电膜或层)。
[0023]用于本说明书内的诸如“第一”、“第二”、“第三”到“第N(N为自然数)”之类的词仅用于防止构件之间的混淆，并且因而没有限制序号。例如，在本说明书中，“第一晶体管”的表述能够被当作“第二晶体管”，只要在构件之间不存在混淆。
[0024]本发明的一种实施例使触发器能够在不使用锁存电路的情况下制成，使得触发器内的晶体管的数量能够得以减少。这导致功率消耗降低。此外，晶体管数量的减少导致集成电路内由触发器占用的面积减小。
[0025]另外，在本发明的一种实施例中，包含于触发器内的晶体管是使用其载流子浓度小于IX 1014/cm3的氧化物半导体的晶体管。因而，通过使用其断态电流极低的晶体管，触发器能够在不被提供以锁存电路的情况下制成。
【附图说明】
[0026]图1示出了触发器的结构实例。
[0027]图2是图1的触发器的时序图。
[0028]图3示出了触发器的结构实例。
[0029]图4是图3的触发器的时序图。
[0030]图5示出了触发器的结构实例。
[0031]图6是图5的触发器的时序图。
[0032]图7示出了触发器的结构实例。
[0033]图8示出了反相器。
[0034]图9A和9B是示出晶体管的实例的平面图和截面图。
[0035]图10A到10E是示出制作晶体管的方法的实例的截面图。
[0036]图11A到11E是示出制作晶体管的方法的实例的截面图。
[0037]图12A到12D是示出制作晶体管的方法的实例的截面图。
[0038]图13A到13D是示出制作晶体管的方法的实例的截面图。
[0039]图14A到14C各自示出了电子电器。
[0040]图15A到1?各自示出了电子电器。
[0041]图16示出了触发器的结构实例。
[0042]附图标记说明:
[0043]100:晶体管，101:晶体管，102:反相器，103:反相器，104:晶体管，105:晶体管，106:晶体管，107:晶体管，111:电容器，112:电容器，120:反相器，320:基板，322:栅极绝缘层，323:保护性绝缘层，332:岛状氧化物半导体层，340:基板，342:栅极绝缘层，343:绝缘层，345:氧化物半导体层，346:氧化物半导体层，350:晶体管，351:栅电极，352:本征的或基本上本征的氧化物半导体层，355a:第一电极，355b:第二电极，356:氧化物绝缘层，360:晶体管，361:栅电极，362:氧化物半导体层，363:沟道形成区，364a:低电阻区，364b:低电阻区，365a:第一电极，365b:第二电极，366:氧化物绝缘层，390:晶体管，391:栅电极，392:氧化物半导体层，393:氧化物半导体层，394:基板，395a:第一电极，395b:第二电极，396:保护性绝缘层，397:栅极绝缘层，398:保护性绝缘层，400:基板，402:栅极绝缘层，407:绝缘层，410:晶体管，411:栅电极，412:岛状氧化物半导体层，414a:第一布线，414b:第二布线，415a:第一电极，415b:第二电极，421a:开口，421b:开口，1998:时刻，1998:时刻，2000:时刻,2001:时刻，2002:时刻，2003:时刻，9630:外壳,9631:显示部分，9633:扬声器，9635:操作键，9636:连接端子，9638:麦克风，9672:存储媒体读出部分，9676:快门按钮，9677:图像接收部分，9680:外部连接端口，9701:外壳，9703:显示部分，9681:指点设备。
【具体实施方式】
[0044]本发明的实施例将参照附图详细地描述。注意，本发明并不限制于下文的描述，相反，本领域技术人员应当容易理解，在不脱离本发明的目的和范围的情况下能够以各种方式对模式和细节进行修改。因此，本发明不应被理解为仅限于下面关于实施例的描述。注意，在下文所描述的本发明的实施例中，相同的参考数字被用来在不同的附图中指示相同的构件。
[0045]注意，下文所描述的每种实施例都能够通过与本说明书所给出的其他实施例中的任意实施例结合来实现，除非另有说明。
[0046](实施例1)
[0047]在本实施例中，将描述作为本发明的一种实施例的触发器的配置实例。
[0048]根据本实施例的触发器包括第一晶体管100、第二晶体管101、第一反相器电路102及第二反相器电路103，如图1所示。
[0049]第一晶体管100的栅极与用作反相时钟信号线路的接线电连接。因而，反相时钟信号CK_B经由该接线输入第一晶体管100的栅极。第二晶体管101的栅极与用作时钟信号线路的接线电连接。因而，时钟信号CK(也称为非反相时钟信号)经由该接线输入第二晶体管101的栅极。注意，时钟信号CK和反相时钟信号CK_B是彼此同步的。反相时钟信号0(_8是时钟信号CK的反信号。
[0050]第一晶体管100的源极和漏极之一经由接线与输入端子21电连接。输入端子21是触发器的输入，并且数据信号被输入其中。第一晶体管100的源极和漏极中的另一个经由接线与第一反相器102的输入电连接。第一反相器电路102的输出经由接线与第二晶体管101的源极和漏极之一电连接。第二晶体管101的源极和漏极中的另一个经由接线与第二反相器电路103的输入电连接。第二反相器103的输出经由接线与输出端子22电连接。注意，输出端子22是触发器的输出。
[0051]在图1中，VDD是高压供电电位，而VSS是低压供电电位。在本说明书中，“高压供电电位VDD”是比参考电位高的电位，而“低压供电电位VSS”是比参考电位低的电位(例如，地电位)。另外，用于给元件(例如，晶体管)供应高压供电电位VDD的接线被称为高压供电线路，而用于给元件(例如，晶体管)供应低压供电电位VSS的接线被称为低压供电线路。注意，优选地，高压供电电位与低压供电电位之差是使得触发器能够操作的差值。
[0052]注意，电压在许多情况下指的是在预定电位与参考电位(例如，地电位)之间的电位差。因此，电压、电位和电位差能够分别称为电位、电压和电压差。
[0053]然后，将描述图1所示的第一晶体管100和第二晶体管101的特性。
[0054]第一晶体管100和第二晶体管101各自将高纯度氧化物半导体用于它们的沟道形成区。在此，“高纯度氧化物半导体”是其内氢被尽可能多地减少并且其为本征的或基本上本征的氧化物半导体。高纯度氧化物半导体的实例是其载流子浓度小于IX 1014/cm3，优选地小于1 X 1012/cm3，更优选地小于1 X 10n/cm3或者小于6.0X 101()/cm3的氧化物半导体。其沟道形成区使用氧化物半导体来形成的晶体管的特征在于其断态电流与其沟道形成区使用例如硅形成的晶体管的断态电流相比是极低的。在下面关于本实施例的描述中，使用高纯度氧化物半导体的第一晶体管100和第二晶体管101是η沟道晶体管。
[0055]然后，将描述图1所示的第一反相器电路102和第二反相器电路103。
[0056]图1所示的第一反相器电路102和第二反相器电路103是CMOS反相器。CMOS反相器每个都包括η沟道晶体管和ρ沟道晶体管。在每个反相器电路中，输入信号被输入η沟道晶体管的栅极和Ρ沟道晶体管的栅极。η沟道晶体管的源极和漏极之一与低压供电线路电连接。ρ沟道晶体管的源极和漏极之一与高压供电线路电连接。η沟道晶体管的源极和漏极中的另一个与Ρ沟道晶体管的源极和漏极中的另一个电连接。在η沟道晶体管的源极和漏极中的另一个与Ρ沟道晶体管的源极和漏极中的另一个之间的接线的电位为反相器电路的输出信号。
[0057]在每个CMOS反相器中的ρ沟道晶体管优选为其沟道形成区使用硅来形成的晶体管。在每个CMOS反相器中的η沟道晶体管可以是其沟道形成区使用硅来形成的晶体管或者其沟道形成区使用高纯度氧化物半导体来形成的晶体管。
[0058]注意，虽然图1示出了其