模式控制电路和设备的制造方法
【专利摘要】本发明实施例提供一种模式控制电路和设备。该电路包括：检测电路、锁存器电路、上下拉电路，上下拉电路包括电压上拉电路和电压下拉电路；检测电路用于检测DVDD是否下电；锁存器电路用于在DVDD下电后，控制锁存器电路的第一输出端的电压和锁存器电路的第二输出端的电压与上下拉电路关联；电压上拉电路用于上拉锁存器电路的第一输出端的电压为常上电区的电源电压，使锁存器电路的第一输出端输出用于控制受控电路进入掉电模式的控制信号；电压下拉电路用于下拉锁存器电路的第二输出端的电压到地，使得受控电路例如ADC电路在DVDD下电后进入Power Down模式，从而避免受控电路产生不必要的功耗和防止受控电路的输入端漏电。
【专利说明】
模式控制电路和设备
技术领域
[0001]本发明实施例涉及通信技术，尤其涉及一种模式控制电路和设备。
【背景技术】
[0002]模拟数字转换器(Analog-to-Digital Converter，简称ADC)经常被用于电池电压监控、按键识别、传感器等场景中，该ADC可以被集成在一些处理芯片中，供相应的处理芯片进行使能控制。在上述所涉及的电池电压监控、按键识别、传感器等场景中，当芯片的数字电源和模拟电源均下电后，由于数字电源是产生用于控制ADC工作模式的信号的电源，因此在芯片的DVDD下电之后，ADC当前的模式进入不确定状态，例如在DVDD下电后，ADC依然处于正常工作模式(normal )，从而产生相应的功耗。如图1所示，ADC的数字电源DVDD和模拟电源AVDD均已下电，ADC当前的模式进入不确定状态，并且由于ADC内部的N阱电位从高电压变为零，作为传输门的P型金属-氧化物半导体场效应晶体管(Meta1-Oxide-SemiconductorField-Effect Transistor，简称MOSFET)衬底无高电压，导致PN结正偏，此时产生从ADC输入端到ADC内部的电流倒灌(图中的ADC⑶RE为ADC核)，形成从待测器件(Device UnderTest,简称DUT)到ADC内部N阱的电流回路，从而导致待机下的漏电流。
[0003]故，如何保证在DVDD下电时，ADC电路能够正确进入Power Down模式，并且不会产生ADC输入端的漏电成为目前亟待解决的技术问题。
【发明内容】
[0004]本发明实施例提供一种模式控制电路和设备，用以解决现有技术中ADC电路在DVDD下电时无法准确进入Power Down模式进而产生相应的功耗以及ADC电路的输入漏电的技术问题。
[0005]第一方面，本发明实施例提供一种模式控制电路，包括:检测电路、锁存器电路和上下拉电路，所述上下拉电路包括电压上拉电路和电压下拉电路;其中，
[0006]该检测电路的第一输入端连接数字电源DVDD，检测电路的第二输入端连接掉电控制输入端，检测电路的第一输出端与锁存器电路的第一控制端连接，检测电路的第二输出端与锁存器电路的第二控制端连接，上述掉电控制输入端与锁存器电路的第三控制端连接，上述电压上拉电路的第一端与常上电区的电源连接，上述电压上拉电路的第二端与锁存器电路的第一输出端连接，上述电压下拉电路的第一端与锁存器电路的第二输出端连接，上述电压下拉电路的第二端接地；
[0007]所述检测电路，用于检测所述DVDD是否下电；
[0008]所述锁存器电路，用于在所述检测电路检测到所述DVDD下电后，控制所述锁存器电路的第一输出端的电压和所述锁存器电路的第二输出端的电压与所述上下拉电路关联；
[0009]所述电压上拉电路，用于上拉所述锁存器电路的第一输出端的电压为常上电区的电源电压，以控制所述锁存器电路的第一输出端的电压和所述锁存器电路的第二输出端的电压进入锁死状态，并使所述锁存器电路的第一输出端输出用于控制受控电路进入掉电模式的控制信号；
[0010]所述电压下拉电路，用于下拉所述锁存器电路的第二输出端的电压到地，以控制所述锁存器电路的第一输出端的电压和所述锁存器电路的第二输出端的电压进入锁死状
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[0011 ] 上述受控电路，可以是芯片中的ADC电路，还可以是双电源供电电路。上述掉电模式可以为Power Down模式或者休眠模式、待机模式等。上述所涉及的下拉或者上拉，指的是电压的抬尚或者下降。
[0012]通过第一方面提供的模式控制电路，在检测电路检测到DVDD下电后，自动触发锁存器电路的第一输出端和锁存器电路的第二输出端的电压与上下拉电路关联，使得锁存器电路的第一输出端的电压和锁存器电路的第二输出端的电压在上下拉电路的作用下进入锁死状态，从而使锁存器电路的第一输出端输出用于控制受控电路进入掉电模式的控制信号，控制受控电路进入Power Down模式。本发明实施例所提供的电路，可以使得受控电路例如ADC电路在DVDD下电后进入Power Down模式，从而避免受控电路产生不必要的功耗；另外，本发明实施例所提供的电路，仅需要在DVDD下连接相应的检测电路，就可以在DVDD下电后触发后续的受控电路自动进入Power Down模式，无需在DVDD之外增加额外的触发电路例如产生隔离信号Viso的电路，降低了电路成本和电路复杂度;进一步地，本实施例中的模式控制电路可以与常上电区的电源连接，保证了作为传输门的PMOS管的PN结反偏，因此不会造成模式控制电路的输入端的漏电，保证了电路的可靠性。
[0013]在一种可能的设计中，所述检测电路包括第一开关管和反相器;则所述检测电路的第一输入端连接数字电源DVDD，所述检测电路的第二输入端连接掉电控制输入端，所述检测电路的第一输出端与所述锁存器电路的第一控制端连接，所述检测电路的第二输出端与所述锁存器电路的第二控制端连接，具体包括:
[0014]所述第一开关管的栅极与所述掉电控制输入端连接，所述第一开关管的源极与所述锁存器电路的第一控制端连接，所述第一开关管的漏极分别与所述DVDD和所述反相器的第一输入端连接；
[0015]所述反相器的第二输入端与所述掉电控制输入端连接，所述反相器的输出端与所述锁存器电路的第二控制端连接。
[0016]在一种可能的设计中，所述反相器包括第二开关管和第三开关管；所述第一开关管的漏极与所述反相器的第一输入端连接，所述反相器的第二输入端与所述掉电控制输入端连接，所述反相器的输出端与所述锁存器电路的第二控制端连接，具体为:
[0017]所述第一开关管的漏极与所述第二开关管的源极连接，所述第二开关管的栅极和所述第三开关管的栅极分别与所述掉电控制输入端连接，所述第二开关管的漏极与所述第三开关管的漏极连接，并分别与所述锁存器电路的第二控制端连接，所述第三开关管的源极接地。
[0018]在一种可能的设计中，所述电压上拉电路包括第四开关管，所述电压下拉电路包括第五开关管；则所述电压上拉电路的第一端与常上电区的电源连接，所述电压上拉电路的第二端与所述锁存器电路的第一输出端连接，所述电压下拉电路的第一端与所述锁存器电路的第二输出端连接，所述电压下拉电路的第二端接地，具体为:
[0019]所述第四开关管的源极与所述常上电区的电源连接，所述第四开关管的栅极与所述第四开关管的漏极连接，所述第四开关管的漏极与所述锁存器电路的第一输出端连接；
[0020]所述第五开关管的栅极与所述第五开关管的漏极连接，所述第五开关管的源极接地，所述第五开关管的漏极与所述锁存器电路的第二输出端连接。
[0021]在一种可能的设计中，所述锁存器电路包括第一开关电路、第二开关电路和锁存电路;所述第一开关电路包括第六开关管和第七开关管，所述第二开关电路包括第八开关管和第九开关管，所述锁存电路包括第十开关管和第十一开关管；
[0022]所述第六开关管的栅极和所述第八开关管的栅极分别与所述第一开关管的源极连接，所述第六开关管的源极与所述第七开关管的漏极连接，所述第六开关管的漏极与所述第十开关管的漏极连接，所述第七开关管的栅极分别与所述第二开关管的漏极和所述第三开关管的漏极连接，所述第七开关管的源极接地；
[0023]所述第八开关管的源极与所述第九开关管的漏极连接，所述第八开关管的漏极与所述第十一开关管的漏极连接，所述第九开关管的栅极与所述掉电控制输入端连接，所述第九开关管的源极接地；
[0024]所述第十开关管的源极和所述第十一开关管的源极分别与常上电区的电源连接，所述第十开关管的栅极与所述第十一开关管的漏极连接，所述第十开关管的漏极分别与所述第四开关管的漏极和所述第十一开关管的栅极连接，所述第十一开关管的漏极与所述第五开关管的漏极连接。
[0025]在一种可能的设计中，所述第一开关电路还包括第十二开关管，所述第二开关电路还包括第十三开关管；
[0026]所述第六开关管的漏极与所述第十开关管的漏极连接，具体为:
[0027]所述第六开关管的漏极与所述第十二开关管的源极连接，所述第十二开关管的漏极与所述第十开关管的漏极连接，所述第十二开关管的栅极与所述第七开关管的栅极连接；
[0028]所述第八开关管的漏极与所述第十一开关管的漏极连接，具体为:
[0029]所述第八开关管的漏极与所述第十三开关管的源极连接，所述第十三开关管的漏极与所述第十一开关管的漏极连接，所述第十三开关管的栅极与所述第九开关管的栅极连接。
[0030]通过上述各可能的设计所提供的模式控制电路，可以使得受控电路例如ADC电路在DVDD下电后进入Power Down模式，从而避免受控电路产生不必要的功耗，节省了系统整体的功耗开销；另外，本发明实施例所提供的电路，在无外部控制信号的状态下，仅需要在DVDD下连接相应的检测电路，就可以在DVDD下电后自动触发后续的受控电路自动进入Power Down模式，无需在DVDD之外增加额外的触发电路，降低了电路成本和电路复杂度;进一步地，本发明实施例提供的模式控制电路，在DVDD下电的情况下，也不会产生漏电流，保证了整个电路的可靠性。
[0031]第二方面，本发明实施例提供一种设备，包括受控电路，还包括:如权利要求1至权利要求6任一项所述的模式控制电路；
[0032]所述模式控制电路与所述受控电路连接。
[0033]该第二方面所提供的设备的有益效果可以参见上述第一方面和第一方面的各可能的设计中，在此不再赘述。
【附图说明】
[0034]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0035]图1为本发明实施例提供的芯片进入休眠状态时的电路示意图；
[0036]图2为本发明实施例提供的模式控制电路作用于ADC电路的原理框图；
[0037]图3为本发明实施例提供的模式控制电路实施例一的电路示意图；
[0038]图4为本发明实施例提供的模式控制电路实施例二的电路示意图；
[0039]图5为本发明实施例提供的模式控制电路实施例三的电路示意图；
[0040]图6为本发明实施例提供的模式控制电路实施例四的电路示意图；
[0041 ]图7为本发明实施例提供的设备实施例的示意图。
[0042]附图标记说明:
[0043]10:检测电路；11:锁存器电路；12:上下拉电路；
[0044]101:检测电路的第一输入端;102:检测电路的第二输入端；
[0045]13:掉电控制输入端;103:检测电路的第一输出端；
[0046]104:检测电路的第二输出端;111:锁存器电路的第一控制端；
[0047]112:锁存器电路的第二控制端;113:锁存器电路的第三控制端；
[0048]114:锁存器电路的第一输出端;115:锁存器电路的第二输出端；
[0049]121:电压上拉电路；122:电压下拉电路；
[0050]1211:电路上拉电路的第一端;1212:电压上拉电路的第二端；
[0051 ]1221:电压下拉电路的第一端;1222:电压下拉电路的第二端；
[0052]105:反相器;1051:反相器的第一输入端；
[0053]1052:反相器的第二输入端；1053:反相器的输出端；
[0054]Ml:第一开关管;M2:第二开关管;M3:第三开关管；
[0055]M4:第四开关管;M5:第五开关管;M6:第六开关管；
[0056]M7:第七开关管;M8:第八开关管;M9:第九开关管；
[0057]HO:第十开关管;M11:第十一开关管;M12:第十二开关管；
[0058]M13:第十三开关管；116:第一开关电路；117:第二开关电路；
[0059]118:锁存电路;20:受控电路;21:模式控制电路；
【具体实施方式】
[0060]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0061 ]本发明实施例涉及的模式控制电路，可以用于控制任一在数字电源DVDD下电后进入不确定状态的受控电路，例如芯片中的ADC电路，或者双电源供电电路中。该模式控制电路可以控制在DVDD下电后，受控电路跟随DVDD的下电进入掉电模式，避免产生额外的功耗。以受控电路是ADC电路为例，该模式控制电路作用于ADC电路的原理框图可以参见图2所示，图2中，模式控制电路与数字电源DVDD，模拟电源AVDD为常上电区的电源，在DVDD下电后为模式控制电路提供模拟电源电压，确保图2中的PMOS管的PN结反偏，ADC电路的输入端不会产生漏电流。需要说明的是，控制ADC电路进入Power Down模式的信号是由数字电源DVDD产生的，当DVDD下电后，现有技术中的ADC电路进入不确定状态，但是在本发明实施例中，当DVDD下电后，ADC电路自动进入Power Down模式，具体参见后面的实施例描述。
[0062]另外，本发明实施例涉及的是掉电模式，可以为PowerDown模式;所涉及的掉电控制输入端，可以为Power Down control input端，当本发明实施例所涉及的模式控制电路所在的电路中的数字电源DVDD下电后，该掉电控制输入端的电压为低电位。可选的，当本发明实施例所涉及的模式控制电路所在的电路中的数字电源DVDD带电，该掉电控制输入端的电压可以为高电位也可以为低电位。当DVDD带电且掉电控制输入端的电压为高电位时，模式控制电路输出为高电位，控制受控电路进入Power Down模式，当DVDD带电且掉电控制输入端的电压为低电位时，模式控制电路输出为低电位，控制受控电路正常工作。
[0063]下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。
[0064]图3为本发明实施例提供的模式控制电路实施例一的电路示意图。本实施例涉及的是在检测电路10检测到DVDD下电后，通过锁存器电路11和上下拉电路12确保锁存器电路11的第一输出端114输出控制受控电路进入Power Down模式的具体过程。如图3所示，该模式控制电路可以包括:检测电路1、锁存器电路11和上下拉电路12，所述上下拉电路12包括电压上拉电路121和电压下拉电路122。
[0065 ]其中，所述检测电路1的第一输入端1I连接数字电源DVDD，所述检测电路1的第二输入端102连接掉电控制输入端13，所述检测电路10的第一输出端103与所述锁存器电路11的第一控制端111连接，所述检测电路10的第二输出端104与所述锁存器电路11的第二控制端112连接，所述掉电控制输入端13与所述锁存器电路11的第三控制端113连接，所述电压上拉电路121的第一端1211与常上电区的电源连接，所述电压上拉电路121的第二端1212与所述锁存器电路11的第一输出端114连接，所述电压下拉电路122的第一端1221与所述锁存器电路11的第二输出端115连接，所述电压下拉电路122的第二端1222接地；
[0066]所述检测电路10，用于检测所述DVDD是否下电；所述锁存器电路11，用于在所述检测电路10检测到所述DVDD下电后，控制所述锁存器电路11的第一输出端114的电压和所述锁存器电路11的第二输出端115的电压与所述上下拉电路12关联;所述电压上拉电路121，用于上拉所述锁存器电路11的第一输出端114的电压为常上电区的电源电压，以控制所述锁存器电路11的第一输出端114的电压和所述锁存器电路11的第二输出端115的电压进入锁死状态，并使所述锁存器电路11的第一输出端114输出用于控制受控电路进入掉电模式的控制信号;所述电压下拉电路122，用于下拉所述锁存器电路11的第二输出端115的电压到地，以控制所述锁存器电路11的第一输出端114的电压和所述锁存器电路11的第二输出端115的电压进入锁死状态。
[0067 ] 具体的，由于检测电路1与DVDD直接相连，因此检测电路1可以检测到DVDD是否下电。当检测电路10检测到DVDD下电后，可以获知后端的受控电路已经进入不确定状态，并且获知与检测电路10的第二输入端102连接的掉电控制输入端13的电压为低电位。因此，检测电路10通过检测电路10的第一输出端103的电压和检测电路10的第二输出端104的电压以及掉电控制输入端13的电压触发锁存器电路11控制锁存器电路11的第一输出端114的电压和锁存器电路11的第二输出端115的电压与上述上下拉电路12关联。可选的，这里所说的关联可以为:锁存器电路11的第一输出端114的电压大小和锁存器电路11的第二输出端115的电压大小在DVDD下电后，可以通过电压上拉电路121的上拉作用和电压下拉电路122的下拉作用进行控制，其可以不受掉电控制输入端13的控制。可选的，上述检测电路10检测DVDD是否下电，可以是通过简单的开关管检测DVDD是否下电，例如可以是通过一个PMOS管来检测DVDD是否下电，其成本较低。
[0068]故而，当锁存器电路11控制锁存器电路11的第一输出端114的电压和锁存器电路11的第二输出端115的电压与上下拉电路12关联后，电压上拉电路121上拉锁存器电路11的第一输出端114的电压，同时电压下拉电路122下拉锁存器电路11的第二输出端115的电压，从而保证锁存器电路11的第一输出端114的电压和锁存器电路11的第二输出端115的电压进入锁死状态。需要说明的是，这里所说的“锁死状态”，是指电压上拉电路121和电压下拉电路122相互作用，电压上拉电路121在电压下拉电路122持续下拉锁存器电路11的第二输出端115的电压的作用下，电压上拉电路121持续上拉锁存器电路11的第一输出端114的电压至常上电区的电源电压，并且，电压下拉电路122在电压上拉电路121持续上拉锁存器电路11的第一输出端114的电压的作用下，电压下拉电路122持续下拉锁存器电路11的第二输出端115的电压到地，从而使得锁存器电路11进入锁死状态，进而使得锁存器电路11的第一输出端114输出控制信号，从而利用该控制信号控制受控电路进入Power Down模式。该控制信号的电位与锁存器电路11的第一输出端114的电位相同，即该锁存器电路11的第一输出端114与受控电路连接。
[0069]可选的，上述电压上拉电路121可以为任一的具有上拉作用的电路，本实施例对电压上拉电路121的具体形式并不做限制，只要其能够将锁存器电路11的第一输出端114的电压上拉至常上电区的电源电压即可；另外，上述电压下拉电路122也可以为任一的具有下拉作用的电路，本实施例对电压下拉电路122的具体形式并不做限制，只要其能够将锁存器电路11的第二输出端115的电压下拉至低电位即可。
[0070]本发明实施例提供的模式控制电路，在检测电路检测到DVDD下电后，自动触发锁存器电路的第一输出端和锁存器电路的第二输出端的电压与上下拉电路关联，使得锁存器电路的第一输出端的电压和锁存器电路的第二输出端的电压在上下拉电路的作用下进入锁死状态，从而使锁存器电路的第一输出端输出用于控制受控电路进入掉电模式的控制信号，控制受控电路进入Power Down模式。本发明实施例所提供的电路，可以使得受控电路例如ADC电路在DVDD下电后进入Power Down模式，从而避免受控电路产生不必要的功耗；另外，本发明实施例所提供的电路，仅需要在DVDD下连接相应的检测电路，就可以在DVDD下电后触发后续的受控电路自动进入Power Down模式，无需在DVDD之外增加额外的触发电路例如产生隔离信号Viso的电路，降低了电路成本和电路复杂度;进一步地，本实施例中的模式控制电路可以与常上电区的电源连接，保证了作为传输门的PMOS管的PN结反偏，因此不会造成模式控制电路的输入端的漏电，保证了电路的可靠性。
[0071]图4为本发明实施例提供的模式控制电路实施例二的电路示意图。本实施例涉及的是上述检测电路10的具体实现方式。在上述实施例的基础上，上述检测电路10可以包括第一开关管Ml和反相器105。该第一开关管Ml可以为一 PMOS管。则上述所述检测电路10的第一输入端1I连接数字电源DVDD，所述检测电路1的第二输入端102连接掉电控制输入端13，所述检测电路10的第一输出端103与所述锁存器电路11的第一控制端111连接，所述检测电路10的第二输出端104与所述锁存器电路11的第二控制端112连接，具体包括:所述第一开关管Ml的栅极与所述掉电控制输入端13连接，所述第一开关管Ml的源极与所述锁存器电路11的第一控制端111连接，所述第一开关管Ml的漏极分别与所述DVDD和所述反相器105的第一输入端1051连接;所述反相器105的第二输入端1052与所述掉电控制输入端13连接，所述反相器105的输出端1053与所述锁存器电路11的第二控制端112连接。
[0072]具体的，本实施例中所涉及的反相器105可以是任意的反相器105，例如可以是一逻辑非门电路，还可以是通过相应的开关管搭建的具有反相作用的电路，只要其能够将掉电控制输入端13的电压进行反相即可。上述图4所示的检测电路10中的反相器105，仅是一种示例，本发明对反相器105的形式并不做限定。
[0073]以图4为例，图4中，反相器105包括第二开关管M2和第三开关管M3，反相器105的第一输入端1051为第二开关管M2的源极，反相器105的第二输入端1052为第二开关管M2的栅极和第三开关管M3的栅极(反相器105的第二输入端1052和检测电路10的第二输入端102为相同的端口)，反相器105的输出端1053为第二开关管M2的漏极和第三开关管M3的漏极(反相器105的输出端1053和检测电路10的第二输出端104为相同的端口)。则，上述所说的“所述第一开关管Ml的漏极与所述反相器105的第一输入端1051连接，所述反相器105的第二输入端1052与所述掉电控制输入端13连接，所述反相器105的输出端1053与所述锁存器电路11的第二控制端112连接”，具体可以为:第一开关管Ml的漏极与第二开关管M2的源极连接，第二开关管M2的栅极和第三开关管M3的栅极分别与掉电控制输入端13连接，第二开关管M2的漏极与第三开关管M3的漏极连接，并分别与锁存器电路11的第二控制端112连接，第三开关管M3的源极接地。
[0074]在图4所涉及的检测电路10中，当DVDD下电后，掉电控制输入端13的电压为低电位，因此，该低电位经过第二开关管M2和第三开关管M3所组成的反相器105反相后成为高电位，即第二开关管M2的漏极和第三开关管M3的漏极输出均为高电位，该高电位输出至锁存器电路11的第一控制端111;另外，在DVDD下电后，第一开关管Ml的源极的电压(Vctrl)会持续下拉，输出给后端的锁存器电路11的第二控制端112。并且，相应的，掉电控制输入端13的低电位也会输出给锁存器电路11的第三控制端113。也就是说，该检测电路10的两个输出端以及掉电控制输入端13共同作用，触发并控制后端的锁存器电路11的工作状态。
[0075]图5为本发明实施例提供的模式控制电路实施例三的电路示意图。本实施例涉及的是上述电压上拉电路121和电压下拉电路122的一种可能的实现方式。在上述图4所示实施例的基础上，图5中，电压上拉电路121包括第四开关管M4，所述电压下拉电路122包括第五开关管M5，则上述电压上拉电路121的第一端1211为第四开关管M4的源极，上述电压上拉电路121的第二端1212为第四开关管M4的漏极，上述电压下拉电路122的第一端1221为第五开关管M5的漏极，上述电压下拉电路122的第二端1222为第五开关管M5的源极。因此，上述电压上拉电路121的第一端1211与常上电区的电源连接，所述电压上拉电路121的第二端1212与所述锁存器电路11的第一输出端114连接，所述电压下拉电路122的第一端1221与所述锁存器电路11的第二输出端115连接，所述电压下拉电路122的第二端1222接地，具体可以为:
[0076]第四开关管M4的源极与常上电区的电源连接，第四开关管M4的栅极与第四开关管M4的漏极连接，第四开关管M4的漏极与锁存器电路11的第一输出端114连接;第五开关管M5的栅极与第五开关管M5的漏极连接，第五开关管M5的源极接地，第五开关管M5的漏极与所述锁存器电路11的第二输出端115连接。
[0077]具体的，本实施例中，当DVDD下电后，锁存器电路11在上述检测电路10和掉电控制输入端13的电压的使能作用下，锁存器电路11的第一输出端114的电压和锁存器电路11的第二输出端115的电压可以不受掉电控制端的电压控制，而是与上述电压上拉电路121和电压下拉电路122关联。因此，当第五开关管M5导通时，锁存器电路11的第二输出端115被导通到地，则锁存器电路11的第二输出端115的电压为低电位，第五开关管M5起到下拉锁存器电路11的第二输出端115的作用；另外，第四开关管M4在第五开关管M5持续下拉锁存器电路11的第二输出端115的电压的作用下，第四开关管M4持续上拉锁存器电路11的第一输出端114的电压常上电区的电源电压，与此同时，第五开关管M5又在第四开关管M4持续上拉锁存器电路11的第一输出端114的电压的作用下，第五开关管M5又持续下拉锁存器电路11的第二输出端115的电压到地，以此反复作用，从而使得锁存器电路11进入锁死状态，最终确保锁存器电路11的第一输出端114的电压为高电位，从而输出控制受控电路进入Power Down模式的控制信号(该控制信号即图5中的Power Down Output端的电压信号)，使得受控电路在DVDD下电后进入Power Down模式。
[0078]图6为本发明实施例提供的模式控制电路实施例四的电路示意图。本实施例涉及的是模式控制电路的一种具体的实现方式。在上述实施例的基础上，图6中，锁存器电路11可以包括第一开关电路116、第二开关电路117和锁存电路118;该第一开关电路116可以包括第六开关管M6和第七开关管M7，第二开关电路117可以包括第八开关管M8和第九开关管M9，该锁存电路118包括第十开关管MlO和第十一开关管Ml I。
[0079]其中，第六开关管M6的栅极和第八开关管M8的栅极分别与第一开关管Ml的源极连接，第六开关管M6的源极与第七开关管M7的漏极连接，第六开关管M6的漏极与第十开关管MlO的漏极连接，第七开关管M7的栅极分别与第二开关管M2的漏极和第三开关管M3的漏极连接，第七开关管M7的源极接地;第八开关管M8的源极与第九开关管M9的漏极连接，第八开关管M8的漏极与第十一开关管Mll的漏极连接，第九开关管M9的栅极与掉电控制输入端13连接，第九开关管M9的源极接地;第十开关管MlO的源极和第十一开关管Mll的源极分别与常上电区的电源连接，第十开关管MlO的栅极与第十一开关管Mll的漏极连接，第十开关管MlO的漏极分别与第四开关管M4的漏极和第十一开关管Mll的栅极连接，第十一开关管Mll的漏极与第五开关管M5的漏极连接。
[0080]可选的，上述第一开关电路116还可以包括第十二开关管M12，第二开关电路117还可以包括第十三开关管M13;则上述所述第六开关管M6的漏极与所述第十开关管MlO的漏极连接，具体可以是第六开关管M6的漏极与第十二开关管M12的源极连接，第十二开关管M12的漏极与第十开关管MlO的漏极连接，第十二开关管M12的栅极与第七开关管M7的栅极连接，即第六开关管M6通过第十二开关管M12与第十开关管MlO连接;另外，上述第八开关管M8的漏极与第十一开关管Mll的漏极连接，具体可以是:第八开关管M8的漏极与第十三开关管M13的源极连接，第十三开关管M13的漏极与第^^一开关管Ml I的漏极连接，第十三开关管M13的栅极与第九开关管M9的栅极连接，即第八开关管M8通过第十三开关管M13与第十一开关管Ml I连接。
[0081]具体的，以第一开关电路116包括第六开关管M6、第七开关管M7和第十二开关管M12，第二开关电路117包括第八开关管M8、第九开关管M9和第十三开关管M13为例，上述所涉及的锁存器电路11的第一控制端111为第六开关管M6的栅极和第八开关管M8的栅极，锁存器电路11的第二控制端112为第七开关管M7的栅极和第十二开关管M12的栅极，锁存器电路11的第三控制端113为第九开关管M9的栅极和第十三开关管M13的栅极，锁存器电路11的第一输出端114为第四开关管M4的漏极和第十开关管MlO的漏极(锁存器电路11的第一输出端114即图6中的X点)，锁存器电路11的第二输出端115为第五开关管M5的漏极和第十一开关管Mll的漏极(锁存器电路11的第二输出端115即图6中的Y点)。
[0082]在DVDD下电后，第一开关管Ml的源极的电压(Vctrl)会持续下拉，由于第六开关管M6的栅极和第八开关管M8的栅极均连接的是第一开关管Ml的源极，且第六开关管M6和第八开关管M8均为匪OS管，因此，当第一开关管Ml的源极的电压(Vctrl)持续下拉，第六开关管M6的栅极和第八开关管M8的栅极的电压均为低电位，因此，第六开关管M6和第八开关管M8均关断，另外，这样导致第一开关电路116和第二开关电路117均断开，第一开关电路116和第二开关电路117均为高阻状态，因此使得第四开关管M4和第五开关管M5的上下拉得以实现。也就是说，由于第一开关电路116和第二开关电路117均为高阻状态，则第四开关管M4和第五开关管M5的上下拉作用强于第一开关电路116和第二开关电路117，因此，第四开关管M4和第五开关管M5能够有效的将第十开关管MlO和第十一开关管Mll所组成的锁存电路118锁死。此时，X点和Y点的电位此时受第四开关管M4和第五开关管M5控制。
[0083]这里所说的锁存电路118锁死，可以从两方面进行解释:当DVDD下电后，掉电控制输入端13的电压和DVDD电压均会下拉到GND(地)附近，从而导致锁存器电路11的第一输出端114和锁存器电路11的第二输出端115的电压状态不确定，S卩X点的电位和Y点的电位实际上为未知状态，这里假设分为两种状态:
[0084]第一种:假设DVDD下电后，X点为低电位，￥点的电位为高电位。
[0085]X点为低电位时，第四开关管M4导通，将X点的电位上拉至常上电区的电源电压，又Y点的电位为高电位，第五开关管M5导通，使得Y点电位被第五开关管M5下拉到地，此时Y点电位变为低电位。由于第十开关管MlO的栅极与Y点连接，则第十开关管MlO的栅极电压为低(第十开关管MlO为PMOS管)，因此第十开关管MlO导通，X点的电位被继续上拉至常上电区的电源电压(此时第四开关管M4关断)；又由于第十一开关管Mll的栅极与X点连接，此时第十一开关管Mll的栅极的电压为高电位(第十一开关管Mll为PMOS管)，因此第十一开关管Mll关断，Y点电位被第五开关管M5持续下拉，从而再次影响X点电位持续上拉，如此反复作用，即锁存电路118进入锁死状态，从而保证X点的电位为高，Y点的电位为低，进而使得X点输出的控制信号(Power Down Output)为高电位，控制受控电路进入Power Down模式。
[0086]第二种:假设DVDD下电后，X点为高电位，Y点的电位为低电位。
[0087]当X点为高电位时，第四开关管M4关断，当Y点为低电位时，第五开关管M5也关断，此时第四开关管M4失去上拉作用，第五开关管M5失去下拉作用，此时第十一开关管Mll关断，第十开关管MlO导通，X点的电位持续为高电位，Y点的电位始终为低电位，此时锁存器也进入一种锁死状态。
[0088]综上，无论是哪一种锁死状态，锁存器电路11的第一输出端114的电位始终为高电位，锁存器电路11的第二输出端115的电位始终为低电位，从而确保锁存器电路11的第一输出端114输出控制受控电路的控制信号。
[0089]另外，当上述第四开关管M4和第五开关管M5将锁存器电路11的第一输出端114的电位(X点)和锁存器电路11的第二输出端115的电位(Y点)分别上下拉到位时，S卩X点的电位为I，Y点的电位为O时，第四开关管M4的源极和第四开关管M4的漏极电压相等，不会产生漏电流，且第五开关管Μ5的源极和第五开关管Μ5的漏极电压也相等，因此也不会产生漏电流。
[0090]另一方面，本发明实施例所涉及的模式控制电路，也不会影响受控电路的正常工作，具体分为两种情况来介绍:
[0091 ] 第一种:DVDD带电时，掉电控制输入端13的电压为高电位，控制受控电路进入Power Down模式。
[0092]由于第九开关管M9的栅极和第十三开关管M13的栅极连接的是掉电控制输入端13(第九开关管M9的和第十三开关管M13均为匪OS管)，因此，第九开关管M9和第十三开关管M13的导通；同时，掉电控制输入端13的电压经过第二开关管M2和第三开关管M3所组成的反相器105的作用，导致第七开关管M7和第十二开关管M12的栅极的电压为低电位(第七开关管M7和第十二开关管M12为NMOS管)，因此第七开关管M7和第十二开关管M12关断。另外，在DVDD带电时，第六开关管M6和第八开关管M8的栅极的电压为尚电位(第六开关管M6和第八开关管M8均为NMOS管)，因此，第六开关管M6和第八开关管M8导通。也就是说，第一开关电路116关断为高阻状态，第二开关电路117导通，这样导致Y点的电位为低电位(第五开关管M5关断)；又由于Y点的电位导致第十开关管MlO导通，则X点的电位为高电位(此时第四开关管M4关断)，即此时第四开关管M4和第五开关管M5的上下拉作用均失效，X点的电位受掉电控制输入端13的电压的影响。即，掉电控制输入端13的电压为高电位时，X点的电位为高，确保输出高电位的控制信号，使得受控电路进入Power Down模式。也就是说，第四开关管M4和第五开关管M5不会影响整个电路的正常控制。
[0093]第二种:DVDD带电时，掉电控制输入端13的电压为低电位，控制受控电路进入工作模式。
[0094]由于第九开关管M9的栅极和第十三开关管M13的栅极连接的是掉电控制输入端13(第九开关管M9的和第十三开关管M13均为匪OS管)，因此，第九开关管M9和第十三开关管M13的关断；同时，掉电控制输入端13的电压经过第二开关管M2和第三开关管M3所组成的反相器105的作用，导致第七开关管M7和第十二开关管M12的栅极的电压为高电位(第七开关管M7和第十二开关管M12为NMOS管)，因此第七开关管M7和第十二开关管M12导通。另外，在DVDD带电时，第六开关管M6和第八开关管M8的栅极的电压为尚电位(第六开关管M6和第八开关管M8均为NMOS管)，因此，第六开关管M6和第八开关管M8导通。也就是说，第一开关电路116导通，第二开关电路117关断为高阻状态，这样导致X点的电位为低电位(第四开关管M4导通)，但是由于第四开关管M4的阻抗大于第一开关电路116的阻抗，所以第四开关管M4的上拉作用小于第一开关电路116将X点的电位下拉到地的作用，故，X点的电位保持低电位；又由于X点的低电位导致第十一开关管Mll导通，则Y点的电位变为高电位，导致此时第五开关管M5导通，则Y点的电位又被下拉为低电位。此时X点的电位受掉电控制输入端13的电压的影响，确保输出低电位的控制信号，使得受控电路进入工作模式，即第四开关管M4和第五开关管M5也不会影响整个电路的正常工作。
[0095]另外，当DVDD带电受控电路正常工作时(S卩X点为低电位、Y点为高电位)，此时第四开关管M4和第五开关管M5均导通，虽然有少量的漏电流产生，但其是在ADC正常工作时产生，因此不会影响ADC进入Power Down模式。
[0096]本发明实施例提供的模式控制电路，在检测到DVDD下电后，锁存器电路的第一输出端的电压和锁存器电路的第二输出端的电压在上下拉电路的作用下进入锁死状态，从而使锁存器电路的第一输出端输出用于控制受控电路进入掉电模式的控制信号，控制受控电路进入Power Down模式。本发明实施例所提供的电路，可以使得受控电路例如ADC电路在DVDD下电后进入Power Down模式，从而避免受控电路产生不必要的功耗，节省了系统整体的功耗开销；另外，本发明实施例所提供的电路，在无外部控制信号的状态下，仅需要在DVDD下连接相应的检测电路，就可以在DVDD下电后自动触发后续的受控电路自动进入Power Down模式，无需在DVDD之外增加额外的触发电路，降低了电路成本和电路复杂度;进一步地，本发明实施例提供的模式控制电路，在DVDD下电的情况下，也不会产生漏电流，保证了整个电路的可靠性。
[0097]图7为本发明实施例提供的设备实施例的示意图。如图7所示，该设备可以包括受控电路20和上述实施例中的模式控制电路21，该模式控制电路21与受控电路20连接，用于控制受控电路20在DVDD下电后自动进入Power Down模式。可选的，该受控电路20可以是图2中的ADC电路，还可以是双电源供电电路，还可以是其他的待控制的电路。
[0098]本发明实施例提供的设备，其控制受控电路在DVDD下电后自动进入PowerDown模式的具体过程和有益效果，可以参见上述模式控制电路的实施例，在此不再赘述。
[0099]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种模式控制电路，其特征在于，包括:检测电路、锁存器电路和上下拉电路，所述上下拉电路包括电压上拉电路和电压下拉电路;其中， 所述检测电路的第一输入端连接数字电源DVDD，所述检测电路的第二输入端连接掉电控制输入端，所述检测电路的第一输出端与所述锁存器电路的第一控制端连接，所述检测电路的第二输出端与所述锁存器电路的第二控制端连接，所述掉电控制输入端与所述锁存器电路的第三控制端连接，所述电压上拉电路的第一端与常上电区的电源连接，所述电压上拉电路的第二端与所述锁存器电路的第一输出端连接，所述电压下拉电路的第一端与所述锁存器电路的第二输出端连接，所述电压下拉电路的第二端接地； 所述检测电路，用于检测所述DVDD是否下电； 所述锁存器电路，用于在所述检测电路检测到所述DVDD下电后，控制所述锁存器电路的第一输出端的电压和所述锁存器电路的第二输出端的电压与所述上下拉电路关联； 所述电压上拉电路，用于上拉所述锁存器电路的第一输出端的电压为常上电区的电源电压，以控制所述锁存器电路的第一输出端的电压和所述锁存器电路的第二输出端的电压进入锁死状态，并使所述锁存器电路的第一输出端输出用于控制受控电路进入掉电模式的控制信号； 所述电压下拉电路，用于下拉所述锁存器电路的第二输出端的电压到地，以控制所述锁存器电路的第一输出端的电压和所述锁存器电路的第二输出端的电压进入锁死状态。2.根据权利要求1所述的电路，其特征在于，所述检测电路包括第一开关管和反相器；则所述检测电路的第一输入端连接数字电源DVDD，所述检测电路的第二输入端连接掉电控制输入端，所述检测电路的第一输出端与所述锁存器电路的第一控制端连接，所述检测电路的第二输出端与所述锁存器电路的第二控制端连接，具体包括: 所述第一开关管的栅极与所述掉电控制输入端连接，所述第一开关管的源极与所述锁存器电路的第一控制端连接，所述第一开关管的漏极分别与所述DVDD和所述反相器的第一输入端连接； 所述反相器的第二输入端与所述掉电控制输入端连接，所述反相器的输出端与所述锁存器电路的第二控制端连接。3.根据权利要求2所述的电路，其特征在于，所述反相器包括第二开关管和第三开关管;所述第一开关管的漏极与所述反相器的第一输入端连接，所述反相器的第二输入端与所述掉电控制输入端连接，所述反相器的输出端与所述锁存器电路的第二控制端连接，具体为: 所述第一开关管的漏极与所述第二开关管的源极连接，所述第二开关管的栅极和所述第三开关管的栅极分别与所述掉电控制输入端连接，所述第二开关管的漏极与所述第三开关管的漏极连接，并分别与所述锁存器电路的第二控制端连接，所述第三开关管的源极接地。4.根据权利要求3所述的电路，其特征在于，所述电压上拉电路包括第四开关管，所述电压下拉电路包括第五开关管；则所述电压上拉电路的第一端与常上电区的电源连接，所述电压上拉电路的第二端与所述锁存器电路的第一输出端连接，所述电压下拉电路的第一端与所述锁存器电路的第二输出端连接，所述电压下拉电路的第二端接地，具体为: 所述第四开关管的源极与所述常上电区的电源连接，所述第四开关管的栅极与所述第四开关管的漏极连接，所述第四开关管的漏极与所述锁存器电路的第一输出端连接； 所述第五开关管的栅极与所述第五开关管的漏极连接，所述第五开关管的源极接地，所述第五开关管的漏极与所述锁存器电路的第二输出端连接。5.根据权利要求1-4任一项所述的电路，其特征在于，所述锁存器电路包括第一开关电路、第二开关电路和锁存电路;所述第一开关电路包括第六开关管和第七开关管，所述第二开关电路包括第八开关管和第九开关管，所述锁存电路包括第十开关管和第十一开关管； 所述第六开关管的栅极和所述第八开关管的栅极分别与所述第一开关管的源极连接，所述第六开关管的源极与所述第七开关管的漏极连接，所述第六开关管的漏极与所述第十开关管的漏极连接，所述第七开关管的栅极分别与所述第二开关管的漏极和所述第三开关管的漏极连接，所述第七开关管的源极接地； 所述第八开关管的源极与所述第九开关管的漏极连接，所述第八开关管的漏极与所述第十一开关管的漏极连接，所述第九开关管的栅极与所述掉电控制输入端连接，所述第九开关管的源极接地； 所述第十开关管的源极和所述第十一开关管的源极分别与常上电区的电源连接，所述第十开关管的栅极与所述第十一开关管的漏极连接，所述第十开关管的漏极分别与所述第四开关管的漏极和所述第十一开关管的栅极连接，所述第十一开关管的漏极与所述第五开关管的漏极连接。6.根据权利要求5所述的电路，其特征在于，所述第一开关电路还包括第十二开关管，所述第二开关电路还包括第十三开关管； 所述第六开关管的漏极与所述第十开关管的漏极连接，具体为: 所述第六开关管的漏极与所述第十二开关管的源极连接，所述第十二开关管的漏极与所述第十开关管的漏极连接，所述第十二开关管的栅极与所述第七开关管的栅极连接； 所述第八开关管的漏极与所述第十一开关管的漏极连接，具体为: 所述第八开关管的漏极与所述第十三开关管的源极连接，所述第十三开关管的漏极与所述第十一开关管的漏极连接，所述第十三开关管的栅极与所述第九开关管的栅极连接。7.—种设备，包括受控电路，其特征在于，还包括:如权利要求1至权利要求6任一项所述的模式控制电路； 所述模式控制电路与所述受控电路连接。
【文档编号】H03M1/06GK105846821SQ201610167726
【公开日】2016年8月10日
【申请日】2016年3月22日
【发明人】张潜龙, 张维琛, 刘泰源
【申请人】华为技术有限公司