一种自动调整延迟锁相环初始延迟的延迟锁相电路的制作方法
【专利说明】
【技术领域】
[0001]本实用新型涉及芯片领域，特别涉及一种自动调整延迟锁相环(DLL)初始延迟的延迟锁相电路。
【【背景技术】】
[0002]请参阅图1所示，为普通的延迟锁相环原理框图。
[0003]在正常情况下，输入时钟进入延迟锁相环的延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在延迟锁相环的鉴相器进行相位比较后，输出鉴相结果信号到延迟锁相环逻辑控制电路，用来控制延迟锁相环延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。
[0004]请参阅图2所示，为普通的延迟锁相环锁定过程时序图。
[0005]图中，反馈时钟与输入时钟相差相位Tel，经过一个周期后相位差缩小为Te2，经过多个(η个)周期后，相位差Ten小于最小可调节的相位步长，反馈时钟与输入时钟对齐，即延迟锁相环完成锁定。
[0006]然而，现有的延迟锁相环每个周期只能完成固定的相位移动，每次调节一个步长，需要经过较长时间，多个周期才能将反馈时钟与输入时钟对齐，完成锁定过程，无法较为快速的完成锁定过程。
【【实用新型内容】】
[0007]本实用新型的目的在于提供一种自动调整延迟锁相环初始延迟的延迟锁相电路，以克服上述技术问题。
[0008]为了实现上述目的，本实用新型采用如下技术方案:
[0009]一种自动调整延迟锁相环初始延迟的延迟锁相电路，包括初始延迟调节单元、第一延迟链、逻辑控制电路、鉴相器和反馈电路；输入时钟信号线连接初始延迟调节单元；初始延迟调节单元的输出端连接第一延迟链和鉴相器，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接初始延迟调节单元和鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。
[0010]优选的，所述初始延迟调节单元包括总相位差检测单元、计数单元和第二延迟链；总相位差检测单元的输入端连接输入时钟线和反馈电路，计数单元的输入端连接总相位差检测单元的输出端，计数单元的输出端和输入时钟线连接第二延迟链的输入端，第二延迟链的输出端连接第一延迟链的输入端。
[0011]优选的，所述总相位差检测单元用于判断反馈时钟与输入时钟的总相位差；所述计数单元用于量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并控制第二延迟链在一个周期内将总相位差全部减去。
[0012]优选的，所述计数单元为模拟数字转换器或数字计数器。
[0013]相对于现有技术，本实用新型具有以下有益效果:
[0014]本实用新型在延迟锁相环中加入初始延迟调节单元，通过总相位差检测单元的输出，判断反馈时钟与输入时钟的总相位差，计数单元量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并通过第二延迟链在一个周期内将总相位差全部减去；逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的输入时钟进行微调，直至直到输入时钟与反馈时钟的相位对齐，完成锁定。本实用新型能够自动调整延迟锁相环的初始延迟，提高锁定速度。
【【附图说明】】
[0015]图1是现有延迟锁相环结构原理框图；
[0016]图2是现有延迟锁相环锁定时序图；
[0017]图3是本实用新型一种自动调整延迟锁相环初始延迟的结构的原理图；
[0018]图4是本实用新型相位锁定时序图；
[0019]图5是本实用新型实施例一的结构原理图；
[0020]图6是本实用新型实施例二的结构原理图。
【【具体实施方式】】
[0021]请参阅图3及图4所示，本实用新型一种自动调整延迟锁相环初始延迟的延迟锁相电路，包括初始延迟调节单元、第一延迟链、逻辑控制电路、鉴相器和反馈电路。
[0022]初始延迟调节单元包括总相位差检测单元、计数单元和第二延迟链；总相位差检测单元的输入端连接输入时钟和反馈时钟，计数单元的输入端连接总相位差检测单元的输出端，计数单元的输出端和输入时钟线连接第二延迟链的输入端，第二延迟链的输出端连接第一延迟链的输入端和鉴相器。
[0023]输入时钟信号线连接初始延迟调节单元的总相位差检测单元；初始延迟调节单元的输出端连接第一延迟链和鉴相器，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接总相位差检测单元和鉴相器；鉴相器的输出端逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。
[0024]本实用新型中总相位差检测单元用于得到输入时钟与反馈时钟的总相位差；本实用新型在延迟锁相环中加入初始延迟调节单元，通过总相位差检测单元的输出，判断反馈时钟与输入时钟之间的总相位差，通过初始延迟调节单元，使得输入时钟经过初始延迟调节单元后可以快速缩小相位差，提高锁定速度。
[0025]参见图5，本实用新型的实施例一中，初始延迟调节单元包括总相位差检测单元、模拟数字转换器(ADC)和第二延迟链。通过总相位差检测单元得到输入时钟与反馈时钟的总相位差，再通过初始延迟调节单元中的ADC模块，量化相位差，得到相位差需要调节的步数，ADC模块控制第二延迟链在一个周期内将总相位差全部减去；逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的输入时钟进行微调，快速锁定。其中ADC是现有单元，总相位差检测单元本领域一般技术人员可以根据具体需要，使用SR触发器或者通过现有基本逻辑单元搭建很容易的得到。
[0026]参见图6，本实用新型的实施例二中，初始延迟调节单元包括总相位差检测单元、数字计数器和第二延迟链。通过总相位差检测单元得到输入时钟与反馈时钟的总相位差，再通过初始延迟调节单元中的计数器模块，量化相位差，得到相位差需要调节的步数，数字计数器控制第二延迟链在一个周期内将总相位差全部减去，逻辑控制单元接受鉴相器的输出信号，控制第一延迟链对初始延迟调节单元粗调后的输入时钟进行微调，快速锁定。其中数字计数器是现有单元，总相位差检测单元本领域一般技术人员可以根据具体需要，使用SR触发器或者通过现有基本逻辑单元搭建很容易的得到。
【主权项】
1.一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，包括初始延迟调节单元、第一延迟链、逻辑控制电路、鉴相器和反馈电路；输入时钟信号线连接初始延迟调节单元；初始延迟调节单元的输出端连接第一延迟链和鉴相器，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接初始延迟调节单元和鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。
2.根据权利要求1所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述初始延迟调节单元包括总相位差检测单元、计数单元和第二延迟链；总相位差检测单元的输入端连接输入时钟线和反馈电路，计数单元的输入端连接总相位差检测单元的输出端，计数单元的输出端和输入时钟线连接第二延迟链的输入端，第二延迟链的输出端连接第一延迟链的输入端。
3.根据权利要求2所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述总相位差检测单元用于判断反馈时钟与输入时钟的总相位差。
4.根据权利要求2所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述计数单元用于量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并控制第二延迟链在一个周期内将总相位差全部减去。
5.根据权利要求2所述的一种自动调整延迟锁相环初始延迟的延迟锁相电路，其特征在于，所述计数单元为模拟数字转换器或数字计数器。
【专利摘要】本实用新型公开一种自动调整延迟锁相环初始延迟的延迟锁相电路，输入时钟信号线连接初始延迟调节单元；初始延迟调节单元的输出端连接鉴相器和第一延迟链，第一延迟链的输出端连接输出时钟线；输出时钟线通过反馈电路连接初始延迟调节单元和鉴相器；鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接第一延迟链。本实用新型通过总相位差检测单元的输出，判断反馈时钟与输入时钟的总相位差，计数单元量化输入时钟与反馈时钟的总相位差，得到相位差需要调节的步数，并通过第二延迟链在一个周期内将总相位差全部减去；进行快速锁定。
【IPC分类】H03L7-085
【公开号】CN204481794
【申请号】CN201520172884
【发明人】梁超, 刘成, 郭晓锋
【申请人】西安华芯半导体有限公司
【公开日】2015年7月15日
【申请日】2015年3月25日