专利名称：数字会聚校正装置的制作方法
技术领域：
本发明涉及一种数字会聚校正装置，它能校正彩色电视接收机中图像的失聚。
数字会聚校正装置用于彩色电视接收机中，彩色电视接收机通过在诸如荧光屏或投影屏幕上构成红绿蓝三色图像来形成所需颜色的图像。数字会聚校正装置通过使用数字校正数据校正图像的失聚。例如，在投影显示装置中，根据屏幕上三色图像的会聚角和三色图像向屏幕的投影角等光学条件会在屏幕上产生失聚现象。
为了克服失聚现象，数字会聚校正装置通过使用诸如交叉线信号等测试图形信号在屏幕上提供多个调节点。例如，多个调节点分别由水平方向和垂直方向的15个点和9个点组成。然后，数字会聚校正装置计算多个调节点中每点的校正数据，并将校正数据存储在存储器中。数字会聚校正装置与一水平偏转脉冲和一垂直偏转脉冲同步从存储器中读取校正数据，并将校正数据转换成模拟校正信号。在读取校正数据时，将校正数据分成红绿蓝三色的水平和垂直校正数据。随后，数字会聚校正装置通过一放大电路将模拟校正信号输出至会聚线圈，从而校正了失聚现象。
以下将参照图6说明日本公开专利申请平3-285485中揭示的第一种常规的数字会聚校正装置。
图6是一方框图，示出了第一种常规的数字会聚校正装置。
在图6中，同步脉冲发生器23分别通过输入端21和输入端22接收水平消隐脉冲和垂直消隐脉冲。同步脉冲发生器23分别与水平消隐脉冲和垂直消隐脉冲同步将水平同步脉冲24和垂直同步脉冲25输出至水平寻址信号发生器26和垂直寻址信号发生器27。
水平寻址信号发生器26产生水平寻址信号，并将水平寻址信号输出至存储器28、6-通道时分脉冲发生电路38、6-通道S/H脉冲发生器46以及定时控制脉冲发生器65。同样，垂直寻址信号发生器27产生垂直寻址信号，并将垂直寻址信号输出至存储器28、6-通道时分脉冲发生电路38、6-通道S/H脉冲发生器46以及定时控制脉冲发生器65。
这些水平和垂直寻址信号在屏幕上指定了与多个调节点中的每一点相应的位置。通过读取这些寻址信号的数据，可以从存储器28输出定位所需的会聚校正数据。
存储器28与多路复用器29相连，并通过独立的信号线将第一校正数据31、第二校正数据32、第三校正数据33、第四校正数据34、第五校正数据35和第六校正数据36输出至多路复用器29。每组信号线的数目等于六个校正数据31～36各自二进制位的长度。
第一校正数据31和第二校正数据32分别被转换成驱动水平会聚线圈88和垂直会聚线圈89的校正信号。水平会聚线圈88和垂直会聚线圈89绕在会聚轭(convergence yoke)85上，而会聚轭85则被安装在红色图像的阴极射线投影管94上。
第三校正数据33和第四校正数据34分别被转换成驱动水平会聚线圈90和垂直会聚线圈91的校正信号。水平会聚线圈90和垂直会聚线圈91绕在会聚轭86上，而会聚轭86则被安装在绿色图像的阴极射线投影管95上。
第五校正数据35和第六校正数据36分别被转换成驱动水平会聚线圈92和垂直会聚线圈93的校正信号。水平会聚线圈92和垂直会聚线圈93绕在会聚轭87上，而会聚轭87则被安装在蓝色图像的阴极射线投影管96上。
多路复用器29根据6-通道时分脉冲发生电路38发送的定时脉冲对上述六个校正数据31-36实行分时(time-sharing)，并将多路复用数据37输出给并行输入型数字/模拟(以下称为D/A)转换器30。D/A转换器30将多路复用数据37转换成模拟信号39，并将模拟信号39输出给第一采样一保持(S/H)电路40～45。
第一采样一保持电路40～45根据6-通道S/H脉冲发生器46发出的脉冲47～52采样并保持模拟信号39，分别形成与六个校正数据31～36对应的六个校正信号53～58。然后，第一采样一保持电路40～45分别将模拟信号53～58输出至第二采样一保持电路59～64。
第二采样一保持电路59～64根据来自定时控制脉冲发生器65的定时脉冲66，于相同时刻分别将模拟信号67～72输出至低通滤波器73～78。低通滤波器73～78分别将模拟信号输出至放大电路79～84进行放大。
因此，在第一种常规的数字会聚校正装置中，多路复用器29对六个校正数据31-36实行分时，并且D/A转换器30将多路复用数据37转换成模拟信号39。接着，第一采样一保持电路40-45分别将模拟信号39分成六个校正信号53～58。
但是，在第一种常规的数字会聚校正装置中，多路复用器29对来自存储器28的六个校正数据31～36实行分时，并将多路复用数据37输出至D/A转换器30。因此，存在着这样的问题，即在存储器28与多路复用器29之间以及在多路复用器29与D/A转换器30之间需要用许多信号线进行连接。
另外，每组信号线的数目等于六个校正数据31～36各自二进制位的长度。因此，如果为了提高校正数据的精度而增加二进制位的长度，那么就会出现数字会聚校正装置尺寸增大的问题。
以下将参照图7说明日本公开专利申请平5-244615中揭示的第二种常规的数字会聚校正装置。
图7是一方框图，示出了第二种常规的数字会聚校正装置。
在图7中，数字会聚校正装置包括三个4位存储器97a、97b和97c，与三个4位存储器97a、97b和97c相连的大规模集成电路(LSI)98，以及与LSI98相连的六个并行输入型D/A转换器99RH、99RV、99GH、99GV、99BH和99BV。LSI98从三个4位存储器97a-97c接收总共12位的校正数据，并将该12位校正数据分成由红绿蓝水平和垂直校正数据组成的6通道12位校正数据。
每个D/A转换器99RH、99RV、99GH、99GV、99BH和99BV都从LSI98接收一个相应的6通道12位校正数据，并将12位校正数据转换成模拟校正信号。
LSI98包括用于产生水平和垂直寻址信号的寻址信号发生器100，以及与4位存储器97a-97c相连的第一组12位数据锁存器101RH、101RV、101GH、101GV、101BH和101BV。寻址信号发生器100根据水平和垂直偏转脉冲Hp和Vp分别产生水平和垂直寻址信号。
第一组12位数据锁存器101RH、101RV、101GH、101GV、101BH和101BV中的每一个都输入并锁存来自4位存储器97a～97b的一个相应的6通道12位校正数据。另外，LSI98还包括分别与第一组12位数据锁存器101RH、101RV、101GH、101GV、101BH和101BV相连的第二组12位数据锁存器102RH、102RV、102GH、102GV、102BH和102BV，以及用于控制第一组12位数据锁存器101RH、101RV、101GH、101GV、101BH和101BV以及第二组12位数据锁存器102RH、102RV、102GH、102GV、102BH和102BV的数据锁存脉冲发生器103。第二组12位数据锁存器102RH、102RV、102GH、102GV、102BH和102BV分别与D/A转换器99RH、99RV、99GH、99GV、99BH和99BV相连。
在第二种常规的数字会聚校正装置中，根据寻址信号发生器100发出的水平和垂直寻址信号，将12位校正数据从4位存储器97a-97b读取到LSI98中。第一组12位数据锁存器101RH和101RV根据数据锁存脉冲发生器103发出的锁存脉冲分别保持红色的水平和垂直校正数据。
另外，第一组12位数据锁存器101RH和101RV根据锁存脉冲分别将红色的水平和垂直校正数据输出至第二组12位数据锁存器102RH和102RV。同样，第一组12位数据锁存器101GH和101GV根据锁存脉冲分别保持绿色的水平和垂直校正数据。
第一组12位数据锁存器101GH和101GV根据锁存脉冲分别将绿色的水平和垂直校正数据输出至第二组12位数据锁存器102GH和102GV。同样，第一组12位数据锁存器101BH和101BV根据锁存脉冲分别保持蓝色的水平和垂直校正数据。并且，第一组12位数据锁存器101BH和101BV根据锁存脉冲分别将蓝色的水平和垂直校正数据输出至第二组12位数据锁存器102BH和102BV。
第二组12位数据锁存器102RH、102RV、102GH、102GV、102BH和102BV根据数据锁存脉冲发生器103发出的锁存脉冲在相同时刻分别将6通道12位校正数据输出至D/A转换器99RH、99RV、99GH、99GV、99BH和99BV。D/A转换器99RH、99RV、99GH、99GV、99BH和99BV中的每一个将一个相应的6通道12位校正数据转换成模拟校正信号，并将模拟校正信号输出至未示出的会聚线圈。
但是，即使在第二种常规的数字会聚校正装置中，如果为了提高校正数据的精度而增加二进制位的长度，也必须增加4位存储器97a～97c与LSI98之间信号线的数目。因此，仍就会出现数字会聚校正装置尺寸增大的问题。
本发明的目的是提供一种能够解决上述问题的数字会聚校正装置。
为了达到上述目的，依照本发明的数字会聚校正装置包括至少一个并行/串行转换器，用于将数字校正数据转换成串行数据；和至少一个串行输入型数字/模拟转换器，它与至少一个并行/串行转换器相连，并将串行数据转换成所述模拟校正数据。
根据本发明的数字会聚校正装置，并行/串行转换器将数字校正数据转换成串行数据。另外，串行输入型数字/模拟转换器将串行数据转换成模拟校正信号。
因此，只用一根信号线便可把数字校正数据从并行/串行转换器输出至串行输入型数字/模拟转换器，与数字校正数据的二进制位长度无关。由此，如果为了提高数字校正数据的精度而增加二进制位的长度，也能避免增大数字会聚校正装置的尺寸。
另外，为了达到上述目的，另一种依照本发明的数字会聚校正装置包括一个8位存储器，用于存储8位数字校正数据；至少一对8位数据锁存器，它们与8位存储器相连，并用于保持来自8位存储器的两串8位数字校正数据；和至少一个16位数据锁存器，它与至少一对8位数据锁存器相连，并用来自至少一对8位数据锁存器的两串8位数字校正数据形成16位数字校正数据。
通过上述结构，在该数字会聚校正装置中，可以扩充校正数据的二进制位长度，但不增加存储器的二进制位长度。由此，很容易提高失聚校正数据的精度。
图1是一方框图，示出了本发明第一实施例的数字会聚校正装置。
图2是一方框图，示出了本发明第二实施例的数字会聚校正装置。
图3是一方框图，示出了本发明第三实施例的数字会聚校正装置。
图4是一方框图，示出了本发明第四实施例的数字会聚校正装置。
图5是一方框图，示出了本发明第五实施例的数字会聚校正装置。
图6是一方框图，示出了第一种常规的数字会聚校正装置。
图7是一方框图，示出了第二种常规的数字会聚校正装置。
以下将参照附图描述本发明数字会聚校正装置的较佳实施例。实施例1图1是一方框图，示出了本发明第一实施例的数字会聚校正装置。
在图1中，数字会聚校正装置包括用于存储16位校正数据的16位存储器1、与16位存储器1相连的LSI2，以及与LSI2相连的六个串行输入型数字/模拟(以下称为D/A)转换器3RH、3RV、3GH、3GV、3BH和3BV。16位存储器1存储CPU(未示出)算得的16位校正数据，它由诸如Sanyo公司生产的LC36256AML型RAM组成。
LSI2从16位存储器1接收16位校正数据，并将16位校正数据分成由红绿蓝水平和垂直校正数据组成的6通道校正数据。D/A转换器3RH和3RV分别将红色的水平和垂直校正数据转换成模拟校正信号RH和RV。
D/A转换器3GH和3GV分别将绿色的水平和垂直校正数据转换成模拟校正信号GH和GV。D/A转换器3BH和3BV分别将蓝色的水平和垂直校正数据转换成模拟校正信号BH和BV。
把16位存储器1、LSI2以及D/A转换器3RH、3RV、3GH、3GV、3BH和3BV安装在一印刷电路板(未示出)上，例如电路板的大小可以是121毫米×121毫米。
LSI2包括用于产生水平和垂直寻址信号的寻址信号发生器4、用于产生锁存脉冲的锁存脉冲发生器5、用于产生第一定时脉冲的第一定时脉冲发生器6，以及用于产生第二定时脉冲的第二定时脉冲发生器7。寻址信号发生器4、锁存脉冲发生器5、第一定时脉冲发生器6和第二定时脉冲发生器7分别接收水平和垂直偏转电路(未示出)发出的水平和垂直偏转脉冲Hp和Vp。
寻址信号发生器4根据水平和垂直偏转脉冲Hp和Vp产生水平和垂直寻址信号，并将水平和垂直寻址信号输出至16位存储器1。由此，可通过水平和垂直寻址信号将多个需校正失聚的调节点定位在屏幕(未示出)上。另外，可以把每个调节点的校正数据从16位存储器1发送至LSI2。
LSI2还包括与16位存储器1相连的六个16位数据锁存器8RH、8RV、8GH、8GV、8BH和8BV，以及分别连接在16位数据锁存器8RH、8RV、8GH、8GV、8BH、8BV和D/A转换器3RH、3RV、3GH、3GV、3BH、3BV之间的六个16位并行/串行(以下称P/S)转换器9RH、9RV、9GH、9GV、9BH和9BV。16位数据锁存器8RH、8RV、8GH、8GV、8BH和8BV由锁存脉冲发生器5发出的锁存脉冲控制。
16位P/S转换器9RH、9RV、9GH、9GV、9BH和9BV由第一定时脉冲发生器6发出的第一定时脉冲控制。D/A转换器3RH、3RV、3GH、3GV、3BH和3BV由第二定时脉冲发生器7发出的第二定时脉冲控制。LSI2可由诸如Motorola股份有限公司生产的TVSA0034型集成电路构成。
在第一实施例的数字会聚校正装置中，寻址信号发生器4根据水平和垂直偏转脉冲Hp和Vp产生水平和垂直寻址信号。然后，根据水平和垂直寻址信号将校正数据从16位存储器1发送至LSI2。
如此读取的校正数据是一串红绿蓝水平和垂直校正数据。由此，16位数据锁存器8RH、8RV、8GH、8GV、8BH和8BV根据锁存脉冲发生器5发出的锁存脉冲将这串数据分成6通道校正数据。然后，分别将划分后的校正数据从16位数据锁存器8RH、8RV、8GH、8GV、8BH和8BV输出至16位P/S转换器9RH、9RV、9GH、9GV、9BH和9BV。
16位P/S转换器9RH、9RV、9GH、9GV、9BH和9BV根据第一定时脉冲发生器6发出的第一定时脉冲分别将16位校正数据转换成串行数据，并将串行数据输出至串行输入型D/A转换器3RH、3RV、3GH、3GV、3BH和3BV。D/A转换器3RH、3RV、3GH、3GV、3BH和3BV根据第二定时脉冲发生器7发出的第二定时脉冲分别将串行数据转换成模拟校正信号RH、RV、GH、GV、BH和BV。另外，D/A转换器3RH、3RV、3GH、3GV、3BH和3BV将模拟校正信号RH、RV、GH、GV、BH和BV输出至各自的会聚线圈(未示出)。
因此，在第一实施例的数字会聚校正装置中，每个通道的校正数据被位于LSI2中的16位P/S转换器9RH、9RV、9GH、9GV、9BH和9BV中一个相应的转换成串行数据。另外，每个串行数据被串行输入型D/A转换器3RH、3RV、3GH、3GV、3BH和3BV中一个相应的转换成模拟校正信号。
因此，串行输入型D/A转换器3RH、3RV、3GH、3GV、3BH和3BV中的每一个转换器只通过一根信号线与LSI2相连。这样，如果为了提高校正数据的精度而增加校正数据二进制位的长度，那么数字会聚校正装置的尺寸就不会增大。
另外，由于串行输入型D/A转换器3RH、3RV、3GH、3GV、3BH和3BV在诸如CD放音机等音频装置中是通常采用的，所以可以与音频装置一起使用一些公共的部件。实施例2图2是一方框图，示出了本发明第二实施例数字会聚校正装置的一部分。
在该第二实施例中，除了一个2通道串行输入型D/A转换器与两个16位P/S转换器相连之外，数字会聚校正装置的结构基本上与第一实施例中的相同。因此，用相同的数字和标号表示与第一实施例相应的部分和部件，并且第一实施例中所作的描述同样适用。在以下描述中，将主要说明该第二实施例与第一实施例的不同之处。
如图2所示，两个16位P/S转换器9RH和9RV与2通道串行输入型D/A转换器10R相连。同样，两个16位P/S转换器9GH和9GV与2通道串行输入型D/A转换器10G相连，并且两个16位P/S转换器9BH和9BV与2通道串行输入型D/A转换器10B相连。
2通道D/A转换器10R根据图1所示第二定时脉冲发生器7发出的第二定时脉冲将来自16位P/S转换器9RH和9RV的两个串行数据分别转换成模拟校正信号RH和RV。另外，2通道D/A转换器10R将模拟校正信号RH和RV输出至各自的会聚线圈。
同样，2通道D/A转换器10G根据图1所示第二定时脉冲发生器7发出的第二定时脉冲将来自16位P/S转换器9GH和9GV的两个串行数据分别转换成模拟校正信号GH和GV。另外，2通道D/A转换器10G将模拟校正信号GH和GV输出至各自的会聚线圈。
同样，2通道D/A转换器10B根据图1所示第二定时脉冲发生器7发出的第二定时脉冲将来自16位P/S转换器9BH和9BV的两个串行数据分别转换成模拟校正信号BH和BV。另外，2通道D/A转换器10B将模拟校正信号BH和BV输出至各自的会聚线圈。
因此，与第一实施例相比，在第二实施例中，可以减少D/A转换器10R、10G和10B与LSI2中第二定时脉冲发生器7之间的信号线数目。实施例3图3是一方框图，示出了本发明第三实施例数字会聚校正装置的一部分。
在该第三实施例中，除了LSI中的一个2通道P/S转换器与两个16位P/S数据锁存器相连，并通过一根信号线与2通道串行输入型D/A转换器相连之外，数字会聚校正装置的结构基本上与第二实施例中的相同。因此，用相同的数字和标号表示与第二实施例相应的部分和部件，并且第二实施例中所作的描述同样适用。在以下描述中，将主要说明该第三实施例与第二实施例的不同之处。
如图3所示，在LSI11中两个16位数据锁存器8RH和8RV与一个2通道16位P/S转换器12R相连。用同样的方式，两个16位数据锁存器8GH和8GV与LSI11中的一个2通道16位P/S转换器12G相连，并且两个16位数据锁存器8BH和8BV与LSI11中的一个2通道16位P/S转换器12B相连。
2通道16位P/S转换器12R、12G和12B分别通过一根信号线与2通道串行输入型D/A转换器10R、10G和10B相连。2通道16位P/S转换器12R根据图1所示第一定时脉冲发生器6发出的第一定时脉冲分别将来自两个16位数据锁存器8RH和8RV的两个16位校正数据转换成两个串行数据。
同样，2通道16位P/S转换器12G根据图1所示第一定时脉冲发生器6发出的第一定时脉冲分别将来自两个16位数据锁存器8GH和8GV的两个16位校正数据转换成两个串行数据。
另外，2通道16位P/S转换器12B根据图1所示第一定时脉冲发生器6发出的第一定时脉冲分别将来自两个16位数据锁存器8BH和8BV的两个16位校正数据转换成两个串行数据。
因此，在第三实施例中，2通道16位P/S转换器12R、12G和12B分别通过一根信号线与2通道串行输入型D/A转换器10R、10G和10B相连。从而，与第二实施例相比，可以减少LSI11与D/A转换器10R、10G和10B之间的信号线数目。实施例4图4是一方框图，示出了本发明第四实施例的数字会聚校正装置。
第四实施例的结构基本上与第一实施例中的相同，不同之处有用8位存储器代替16位存储器来存储校正数据，并且用来自LSI中8位存储器的校正数据形成16位校正数据，然后由六个并行输入型D/A转换器将其转换成模拟校正信号。因此，用相同的数字和标号表示与第一实施例相应的部分和部件，并且第一实施例中所作的描述同样适用。在以下描述中，将主要说明该第四实施例与第一实施例的不同之处。
如图4所示，8位存储器13将8位校正数据输出至六对位于LSI14中的8位数据锁存器16RH、16RH’、16RV、16RV’、16GH、16GH’、16GV、16GV’、16BH、16BH’、16BV和16BV’。在这十二个8位数据锁存器16RH、16RH’、16RV、16RV’、16GH、16GH’、16GV、16GV’、16BH、16BH’、16BV和16BV’中，每对都保持两串8位校正数据。另外，这六对8位数据锁存器16RH、16RH’、16RV、16RV’、16GH、16GH’、16GV、16GV’、16BH、16BH’、16BV和16BV’分别通过16位数据锁存器8RH、8RV、8GH、8GV、8BH和8BH与六个并行输入型D/A转换器17RH、17RV、17GH、17GV、17BH和17BH相连。
例如，一对8位数据锁存器16RH和16RH’根据锁存脉冲发生器15发出的锁存脉冲保持两串红色的8位水平校正数据，并将两串红色的8位水平校正数据输出至16位数据锁存器8RH。16位数据锁存器8RH用两个红色的8位水平校正数据形成红色的16位水平校正数据。
然后，16位数据锁存器8RH根据锁存脉冲发生器15发出的锁存脉冲将红色的16位水平校正数据输出给并行输入型D/A转换器17RH。随后，D/A转换器17RH根据第二定时脉冲发生器7发出的第二定时脉冲将红色的16位水平校正数据转换成模拟校正信号RH，并将模拟校正信号RH输出至相应的会聚线圈。
通过上述结构，在此第四实施例中，可以扩充校正数据二进制位长度，但不增加存储器二进制位的长度。由此，能够很容易地提高失聚校正数据的精度。另外，由于不必增加LSI与存储器之间信号线的数目，所以可以避免数字会聚校正装置的尺寸增大。再有，存储器的有效使用降低了存储器的所需数量。实施例5图5是一方框图，示出了本发明第五实施例的数字会聚校正装置。
第五实施例的结构基本上与第四实施例中的相同，不同之处有位于LSI中的16位P/S转换器将16位校正数据转换成串行数据，并且串行输入型D/A转换器将串行数据转换成模拟校正信号。因此，用相同的数字和标号表示与第四实施例相应的部分和部件，并且第四实施例中所作的描述同样适用。在以下描述中，将主要说明该第五实施例与第四实施例的不同之处。
如图5所示，在LSI18中，16位数据锁存器8RH、8RV、8GH、8GV、8BH和8BV分别与16位P/S转换器9RH、9RV、9GH、9GV、9BH和9BV相连。16位P/S转换器9RH、9RV、9GH、9GV、9BH和9BV中的每一个根据第一定时脉冲发生器6发出的第一定时脉冲将16位校正数据转换成串行数据，并将串行数据输出至D/A转换器3RH、3RV、3GH、3GV、3BH和3BV中相应的一个。D/A转换器3RH、3RV、 3GH、3GV、3BH和3BV中的每一个根据第二定时脉冲发生器7发出的第二定时脉冲将串行数据转换成模拟校正信号，并将模拟校正信号输出至会聚线圈。
通过上述结构，在第五实施例中，可以避免因校正数据二进制位长度的增加而增大数字会聚校正装置的尺寸。
尽管用较佳实施例的方式描述了本发明，但应当理解，这种揭示不是限制性的。阅读了上述描述后，本领域的技术人员对于与本发明有关的各种变化和改变无疑将很清楚。因此，打算将所附的权利要求书解释为覆盖所有落在本发明精神和范围内的变化和改变。
权利要求
1.一种通过使用数字校正数据输出模拟校正信号的数字会聚校正装置，其特征在于，包括至少一个并行/串行转换器，用于将所述数字校正数据转换成串行数据；和至少一个串行输入型数字/模拟转换器，它与所述至少一个并行/串行转换器相连，并将所述串行数据转换成所述模拟校正信号。
2.如权利要求1所述的数字会聚校正装置，其特征在于所述至少一个串行输入型数字/模拟转换器是2通道串行输入型数字/模拟转换器。
3.如权利要求2所述的数字会聚校正装置，其特征在于所述至少一个并行/串行转换器是2通道并行/串行转换器。
4.一种通过使用数字校正数据输出模拟校正信号的数字会聚校正装置，其特征在于，包括一个8位存储器，用于存储8位数字校正数据；至少一对8位数据锁存器，它们与所述8位存储器相连，并用于保持来自所述8位存储器的两串所述8位数字校正数据；和至少一个16位数据锁存器，它与所述至少一对8位数据锁存器相连，并用来自所述至少一对8位数据锁存器的所述两串8位数字校正数据形成16位数字校正数据。
5.如权利要求4所述的数字会聚校正装置，其特征在于，还包括至少一个并行/串行转换器，它与所述至少一个16位数字锁存器相连，并将所述16位数字校正数据转换成串行数据；和至少一个串行输入型数字/模拟转换器，它与所述至少一个并行/串行转换器相连，并将所述串行数据转换成所述模拟校正信号。
全文摘要
一种数字会聚校正装置，它通过使用并行/串行转换器将校正数据转换成串行数据，还通过使用串行输入型数字/模拟转换器将串行数据转换成模拟校正信号，并输出模拟校正信号校正失聚。
文档编号H04N5/74GK1159699SQ9612323
公开日1997年9月17日 申请日期1996年12月13日 优先权日1995年12月15日
发明者今井雅 申请人:松下电器产业株式会社