144的漏极(输出端子)连接至负载晶体管对单元的相应的晶体管142和143的漏极。
[0074]差分晶体管对单元的输出(在附图中所示的示例中，晶体管144的漏极)得到充分放大后，经由缓冲器146被输出至锁存电路52。
[0075]从像素21传输来的像素信号被供给至晶体管141的栅极(输入端子)，且斜坡信号从DAC 36被供给至晶体管144的栅极(输入端子)。
[0076]锁存电路52形成有十个锁存列161-1至161_10。代码D0至D9 (以下被称为代码值D)分别被输入至锁存列161-1至161-10。代码值D0至D9是表示那个时刻的时间的代码值。
[0077]各锁存列161是动态电路，以此减小尺寸。来自比较器51的输出被输入至晶体管171的栅极，晶体管171用来接通和断开对应的锁存列161。在这样的锁存电路52中，当比较器51的输出反转时产生的代码值被保持，被读取，并且随后被输出至感测放大器33 (图1)。
[0078]在这样的结构中，像素21设置于上基板10且电路设置于下基板11。例如，上基板10和下基板11能够通过Cu-Cu (铜-铜)接合来联接。关于Cu-Cu接合，能够使用本申请人先前提交的日本专利申请特开第2011-54637号披露的技术。
[0079]上基板10和下基板11彼此层叠。因此，期望上基板10和下基板11具有几乎相同的尺寸。换言之，如果一个基板大于另一个，那么较大基板的尺寸就是由上基板10和下基板11构成的成像装置的尺寸上限。
[0080]设置于上基板10的像素21具有少量的晶体管，尺寸容易制得较小。下基板11的例如ADC 31具有更多的晶体管并且难以小型化。如果与布置于上基板10的像素21的数量相同的ADC 31被布置于下基板11，那么很有可能下基板11将变得大于上基板10。鉴于此，构想出多个像素21共用一个ADC 31。图1示出了四个像素共用一个ADC 31的情况。
[0081]在由多个像素共用一个ADC 31的构造中，由于进行这样的控制:在切换信号的时候从多个像素21(在这种情况下，四个像素)读取信号，因此，如果一个ADC 31处理许多像素，那么被读取像素之间的时间差异变大。因此，例如，当对运动物体成像时，物体的图像可能会畸变或可能需要长时间来读取一幅图像。
[0082]由于上述原因，期望将被层叠的芯片(在这种情况下，下基板11)的ADC 31的尺寸随着像素21的小型化而变小。此外，还期望当芯片被小型化时，由一个ADC 31处理的像素的数量变少。
[0083]此外，如图3所示，比较器51和负载M0S 121是模拟电路，且它们的性能可能变化。这使得难以减小晶体管的尺寸或降低电压。锁存电路52是数字电路，因此相对容易使锁存电路52的尺寸变得更小或降低电压。
[0084]当大量这样的小规模数字电路与模拟电路彼此紧密靠近地布置时，难以使电源电压或晶体管的耐受电压最优化。此外，像素21和比较器51需要稳态电流，因此，难以降低耗电量。此外，像素21在电流流过时产生输出，因此产生热噪声。
[0085]如上所述，简单地将像素21设置于上基板10且简单地将电路设置于下基板11可能导致上面的问题。
[0086]<各层的电路布局的实施例>
[0087]鉴于上述，设置了图4所示的结构。图4所示的结构对应于图2所示的结构。图4是示出了一个模块的像素21以及ADC 31的结构的框图。在图4所示的结构中，分别将构成ADC 31的比较器和锁存电路分开布置于上基板10和下基板11。
[0088]为了与图2所示的比较器区别，布置于上基板10的比较器由不同的附图标记来标示并且以下称为比较器201。如后面将述，锁存电路52能够具有与上面参照图2和图3所述的锁存电路52的结构相同的结构，因此，下面将在不改变附图标记的情况下说明锁存电路52。
[0089]如图4所示，像素21和比较器201布置于上基板10以具有来自像素21的信号与斜坡信号相互比较的结构。比较器201的比较结果被供给至布置于下基板11的锁存电路52。表示时间信息的代码(Code)被供给至锁存电路52。锁存电路52将来自像素21的信号转换成数字信号，并且将该数字信号输出至后续级。
[0090]构成比较器201的所有组件可以布置于上基板10，或比较器201的主要组件可以布置于基板10。ADC 31的除了布置于上基板10的组件以外的其它组件布置于下基板11。
[0091]以这样的方式，像素21和比较器201布置于上基板10，且锁存电路52布置于下基板11。以这样的方式，在图4所示的成像装置中，像素21和ADC 31不是以与图2所示的像素21和ADC 31的单元的方式被分别布置于上基板10和下基板11，而是ADC 31被分开并且分别被布置于上基板10和下基板11。
[0092]图5示出了与图4相对应的成像装置的电路构造示例。在图5所示的电路构造示例中，与图3所示的电路构造示例相同的组件由与图3中使用的附图标记相同的附图标记来标示，并且在下面将省略相同组件的说明。如上所述，像素21和锁存电路52的结构与图3所示的电路构造中的结构相同，并且对应于比较器201的电路部是不同的。
[0093]在图3所示的电路构造中，浮动扩散103的电压信号供给至放大晶体管105。然而，在图5所示的电路构造中，浮动扩散103的电压信号被供给至比较晶体管(Cmp)221。
[0094]具体地，在图5所示的电路构造中，浮动扩散103连接至比较晶体管(Cmp)221的栅极。比较晶体管221不是进行源极跟随操作而是进行电压值比较操作。比较晶体管221的一个主电极不是连接至电源电压而是连接至斜坡(Ramp)信号线，且另一个主电极通过信号线(SL)连接至缓冲器224的栅极。
[0095]SL 222具有取决于结构的寄生电容和电容元件。Sr 223将被说明为使SL 222复位为具有预定电压(例如，3V)的晶体管。缓冲器224的输出被供给至例如通过Cu-Cu接合而联接的下基板11的锁存电路52。
[0096]在下基板11侧，设置有含有锁存列161-1至161-10的锁存电路52。来自缓冲器224的输出被输入至用于接通和断开锁存电路52的晶体管181的栅极。锁存电路202的结构与图3所示的锁存电路52的结构相同，并且进行与锁存电路52相同的处理。然而，锁存电路202与锁存电路52的不同之处在于:晶体管181是由PMOS (正沟道金属氧化物半导体)形成的。
[0097]如上所述，在图5所示的电路构造中，比较器51的结构比图3所示电路构造中的结构简单。此外，具有省略了负载M0S 121的构造。图3所示的比较器51和负载M0S 121是模拟电路，且它们的性能可能变化。这使得难以减小晶体管的尺寸并降低电压。
[0098]然而，由于图5所示的比较器51不使用差分放大电路而是由比较晶体管221形成，因此简化了比较器51的结构。此外，在图5所示的电路构造中，去除了负载M0S 121。这样的构造能够减少晶体管的数量，且能够使比较器201的结构小型化。
[0099]现在说明在图5所示的电路构造中将浮动扩散103的电压数字化的机制。
[0100]首先，脉冲被输入至Sr 223，从而SL 222被复位至3V。通过上述操作，缓冲器224输出低电平(0V)。因为缓冲器224的输出为低，所以锁存列161的PM0S(晶体管181)接通，且表示时间的代码值D0至D9分别被供给至锁存列161的电容元件。
[0101]这里，图6示出了当斜坡电压从2V逐渐下降时的斜坡电压以及SL222的SL信号的变化。当斜坡电压(图中由“Ramp”标示的实线)与比较晶体管221的沟道电压(图中由“Amp沟道电压”标示的虚线)相交时(时间T1)，比较晶体管221被电连接。
[0102]当比较晶体管221被电连接时，SL 222的电压(图中“SL”标示的实线)立即下降至与斜坡电压相等的电压。因此，越过了缓冲器224的PM0S的导通/截止边界，且缓冲器224反转至高电平。
[0103]锁存列161的PM0S(晶体管181)随后被断开且锁存电容与代码信号被分离，且此时间点的值(代码D0至D9的对应值)被保持。通过这样的处理，浮动扩散103的电压被数字化。
[0104]现在参照图7，再次说明斜坡电压以及SL 222的SL信号的变化。图7的上图示出了比较晶体管221(Cmp 221)，且图7的下图示出了电势。在时间TO处，斜坡(Ramp)电压是2V且SL 222的电压是3V。在图7中，向下方向是正方向。此外，Amp沟道电压由图7中的“VFD”标示。
[0105]斜坡电压在时间T0开始逐渐变低。时间T0’是当满足下列关系式:
[0106]时间T0<时间Τ0，<时间T1
[0107]时的时间。在时间T0’处，斜坡电压仍然高于比较晶体管221的沟道电压(VFD)(或在图7所示的状态下是低电势)，因此，SL 222的电压保持在3V。
[0108]在时间T1处，斜坡电压与Amp沟道电压(VFD)具有相同的电压(或处于相同的电势状态)。在时间T1以后，斜坡电压的电势高于Amp沟道电压(VFD)的电势，因此，电子立刻流向SL 222侧。其后，如时间T2所示，斜坡电压的电势和SL 222的电势变高了相同的量。换言之，SL 222的电压以与斜坡电压相同的方式下降。
[0109]当电势以上述的方式变化时，电压关系如图6所示。在比较晶体管221中，能够检测到斜坡电压与Amp沟道电压变得基本相同时的时刻。当斜坡电压与Amp沟道电压变得基本相同时，比较晶体管221如上所述地被电连接，并且缓冲器224的PM0S的导通/截止边界被越过，且缓冲器224反转至高电平。
[0110]这样的操作在所有的ADC 31中同时进行。其后，被锁存的信号逐行地被感测放大器33依次读取。这些信号然后经由输出电路32从感测放大器33输出。
[0111]图4和图5所示的结构和参照图6说明的操作能够极大地减小比较器201的尺寸。此外，在使比较器201的尺寸变得更小的同时，比较器201被布置于上基板10。
[0112]上基板10与下基板11通过缓冲器224的输出彼此连接，因此上基板10能够是3V的系统，且下基板11能够是1.5V的系统。通过这样的方式，上基板10与下基板11能够被不同的电压驱动，以使上基板10的电源与下基板11的电源能够分离。此外，上基板10和下基板11的制造工艺能够被分别优化。
[0113]此外，上基板10能够被设计为模拟电路，且下基板11能够被设计为数字电路。这使得能够防止小模拟电路与数字电路彼此靠近并混合。因此，能够消除模拟与数字间的边界区域，这能够实现小型化。此外，因为能够消除以混乱的方式设置不同的电源这样的浪费，所以能够使结构的尺寸变得更小。
[0114]尽管图5示出了 1.5V、2.5V和3V等具体电压，但是这些电压仅是示例，并不限制本发明。在下面的说明中，也将说明作为示例的具体电压，但不是为了限制本发明而进行的说明。
[0115]此外，期望的是，Sr 223漏极侧的电源高于缓冲器224的电源。在图5中，例如，Sr 223的电源是3V，缓冲器224的电源是2.5V。这是因为:SL 222是浮动的，因此电压随时间变化，并且当SL 222的电源被设定为高于缓冲器224的电源时，能够获得PM0S的截止状态的裕度。
[0116]通过提升Sr 223的栅极电压或将耗尽型晶体管用于Sr 223，可以设置用于提供3V的结构。尽管附图未示出，但是Sr 223能够使用PM0S晶体管，以提高阈值或提升截止状态的栅极电压。
[0117]作为获得PM0S的截止状态的裕度的另一种方法，当将电容元件设置于SL 222时，能够通过暗电流限制SL 222的电压的变化。
[0118]有利地，像素21的复位漏极的电源、复位阈值和比较晶体管221的阈值被设计为满足下述的条件。
[0119]复位后的浮动扩散103的电压被设计为能够接收从光电二极管101传输来的电荷。此外，复位后的浮动扩散103的电压(比较晶体管221的栅极电压)被设计为:当斜坡电压是2V的初始电压时，比较晶体管221能够被断开。
[0120]有利地，锁存电路52的电源低于缓冲器224的电源。这是因为:当PM0S晶体管被断开时，锁存电容与代码(Code)信号能够可靠地被相互分离。在旨在使像