9]本发明实施例提供了一种像素驱动电路，用于驱动有机发光二极管发光，参见图1，该像素驱动电路包括:
[0050]电荷存储单元1，电荷存储单元I的第一端接入电源电压信号；
[0051]驱动单元2，驱动单元2的控制端与电荷存储单元I的第二端连接，用于在电荷存储单元I的第二端的电压大于驱动单元I的阈值电压时产生驱动有机发光二极管OLED发光的驱动电流；
[0052]复位单元3，与电荷存储单元I的第二端连接，用于在复位阶段将初始电压信号INIT的电压写入电荷存储单元I的第二端；
[0053]数据写入单元4，与电荷存储单元I的第二端连接，用于在数据写入阶段将数据电压信号DATE的电压与驱动单元2的阈值电压写入电荷存储单元I的第二端；
[0054]发光控制单元5，与驱动单元2连接，用于在发光阶段控制电源电压信号写入驱动单元2产生驱动电流。
[0055]其中，驱动单元2的阈值电压为驱动单元2导通所需达到的电压。
[0056]复位单元3的控制端接入复位开关信号RES，复位开关信号RES控制复位单元3是否导通。数据写入单元4的控制端接入第一控制信号，第一控制信号为扫描信号，第一控制信号GATE控制数据写入单元4是否导通。发光控制单元5的控制端接入第二控制信号，第二控制信号为发光控制信号，第二控制信号EM控制发光控制单元5是否导通。
[0057]可以理解地，数据写入单元在数据写入阶段将数据电压信号的电压与驱动单元的阈值电压写入电荷存储单元的第二端，驱动单元在电荷存储单元的第二端的电压大于驱动单元的阈值电压时产生驱动有机发光二极管发光的驱动电流，因此在发光阶段，驱动单元的控制端的电压中所包含的阈值电压与驱动单元导通而降低的阈值电压抵消，驱动单元产生的驱动电流不受驱动单元的阈值电压的影响，驱动电流可以保持一致，各个有机发光二极管的亮度相同，整个图像的显示效果好。
[0058]具体地，电荷存储单元I可以为电容。
[0059]更具体地，参见图2，电荷存储单元I可以包括存储电容Cst，驱动单元2可以包括驱动晶体管VT0，复位单元3可以包括第一晶体管VT1，数据写入单元4可以包括第二晶体管VT2和第三晶体管VT3，发光控制单元5可以包括第四晶体管VT4和第五晶体管VT5。
[0060]存储电容Cst的第一极板接入电源电压信号VDD。
[0061 ] 驱动晶体管VTO的栅极与存储电容Cst的第二极板连接，驱动晶体管VTO的漏极与有机发光二极管OLED连接，驱动晶体管VTO的源极接入电源电压信号VDD。
[0062]第一晶体管VTl的栅极接入复位开关信号RES，第一晶体管VTl的第二电极与存储电容Cst的第二极板连接，第一晶体管VTl的第一电极接入初始电压信号INIT。
[0063]第二晶体管VT2的栅极和第三晶体管VT3的栅极均接入第一控制信号GATE，第二晶体管VT2的第一电极与驱动晶体管VTO的栅极连接，第二晶体管VT2的第二电极与驱动晶体管VTO的漏极连接，第三晶体管VT3的第一电极接入数据电压信号DATE，第三晶体管VT3的第二电极与驱动晶体管VTO的源极连接。
[0064]第四晶体管VT4和第五晶体管VT5的栅极均接入第二控制信号EM，第四晶体管VT4的第一电极和第二电极串联在电源电压信号VDD和驱动晶体管VTO的源极之间，第五晶体管VT5的第一电极和第二电极串联在驱动晶体管VTO的漏极和有机发光二极管OLED之间，即第四晶体管VT4的第一电极连接电源电压信号VDD，第四晶体管VT4的第二电极连接驱动晶体管VTO的第一电极，第五晶体管VT5的第一电极连接驱动晶体管VTO的第二电极，第五晶体管VT5的第二电极连接有机发光二极管OLED。
[0065]进一步地，驱动晶体管VT0、第一晶体管VT1、第二晶体管VT2、第三晶体管VT3、第四晶体管VT4、第五晶体管VT5可以均为薄膜晶体管，体积小、功耗低、控制方便准确。
[0066]可选地，驱动晶体管VTO可以为P沟道增强型金属氧化物半导体场效应晶体(Metal Oxide Semiconductor Field Effect Transistor，简称 MOSFET)管，也可以为 P 型双极结型晶体(Bipolar Junct1n Transistor，简称 BJT)管。
[0067]可选地，第一至第五晶体管VT1-VT5可以分别为结型场效应晶体(Junct1n FieldEffect Transistor，简称JFET)管、增强型MOSFET管、耗尽型MOSFET管和BJT管中的一种或多种。
[0068]可选地，第一至第五晶体管VT1-VT5均可以为P型晶体管，也可以为N型晶体管。当第一至第五晶体管VT1-VT5为P型晶体管时，第一电极为源极，第二电极为漏极；当第一至第五晶体管VT1-VT5为N型晶体管时，第一电极为漏极，第二电极为源极。
[0069]图3是本发明实施例提供的像素驱动电路的控制信号的时序图。需要说明的是，图3所示的时序图以各晶体管均为P型晶体管为例，本发明并不限制于此。
[0070]如图3所示，该像素补偿电路的控制信号的时序包括复位阶段T11、数据写入阶段T12、发光阶段T13三个阶段。图4为复位阶段的电流通路示意图，图5为数据写入阶段的电流通路示意图，图6为发光阶段的电流通路示意图。为了说明方便，图4-图6中用箭头标出了各阶段电流的通路，并将起作用的元器件用实线标示，不起作用的元器件用虚线标示。
[0071]在复位阶段T11，参见图3和图4，复位开关信号RES为低电平，复位开关信号RES控制的第一晶体管VTl导通。存储电容Cst的第一极板输入电源电压信号VDD，存储电容Cst的第二极板输入初始电压信号INIT，存储电容Cst由于第一极板和第二极板之间的电压差变大而充电，初始电压信号INIT的电压写入存储电容Cst的第二极板。此时，A点的电位与初始电压信号INIT —致，A点为驱动晶体管VTO的栅极与存储电容Cst的第二极板的连接点。
[0072]第一控制信号GATE为高电平，第一控制信号GATE控制的第二晶体管VT2、第三晶体管VT3截止。第二控制信号EM为高电平，第二控制信号EM控制的第四晶体管VT4、第五晶体管VT5截止。
[0073]在数据写入阶段T12，参见图3和图5，复位开关信号RES为高电平，复位开关信号RES控制的第一晶体管VTl截止。
[0074]第一控制信号GATE为低电平，第一控制信号GATE控制的第二晶体管VT2、第三晶体管VT3导通。第二晶体管VT2导通，分别与第二晶体管VT2的第一电极和第二电极连接的驱动晶体管VTO的栅极和漏极连通而短路，驱动晶体管VTO只有其栅极和漏极之间的PN结有效，驱动晶体管VTO处于二极管连接方式。第三晶体管VT3导通，第三晶体管VT3的第一电极接入的数据电压信号DATE，传输至与第三晶体管VT3的第二电极连接的驱动晶体管VTO的源极。此时，B点的电位与数据电压信号DATE —致，B点为驱动晶体管VTO的源极的连接点。由于驱动晶体管VTO只有其栅极和漏极之间的PN结有效，此时A点的电位变为VDATE+Vth，VDATE为数据电压信号DATE的电位，Vth为PN结的阈值电压，存储电容Cst由于第一极板和第二极板之间的电压差变小而放电。
[0075]第二控制信号EM和第三控制信号VL仍为高电平，第二控制信号EM控制的第四晶体管VT4和第五晶体管VT5、第三控制信号VL控制的防漏电晶体管VT6依然截止。
[0076]在发光阶段T13，参见图3和图6，复位开关信号RES和第一控制信号GATE为高电平，复位开关信号RES控制的第一晶体管VTl、第一控制信号GATE控制的第二晶体管VT2和第三晶体管VT3截止。
[0077]第二控制信号EM为低电平，第二控制信号EM控制的第四晶体管VT4、第五晶体管VT5导通。加上此时A点的电位维持为VDATE+Vth，驱动晶体管VTO导通且工作在饱和区，所以第四晶体管VT4、驱动晶体管VT0、第五晶体管VT