模块P2和反相器的输出端0UT，第四电流放大子模块P14用于根据第三时钟信号端CLK3的信号、第四时钟信号端CLK4的信号、第一输入信号端Input I的信号和第二输入信号端Input 2的信号，放大输入至反相器的输出端OUT的电流，并控制反相器的输出端OUT输出高电平信号。
[0025]需要注意的是，第一时钟信号端CLKl的信号与第二时钟信号端CLK2的信号互为反相信号；第三时钟信号端CLK3的信号与第四时钟信号端CLK4的信号互为反相信号，即当第一时钟信号端CLKl的信号为高电平信号时，第二时钟信号端CLK2的信号为低电平信号；当第三时钟信号端CLK3的信号为高电平信号时，第四时钟信号端CLK4的信号为低电平信号。从而使得第一电流放大子模块Pll和第二电流放大子模块P12轮流放大输入至反相器的输出端OUT的电流，第三电流放大子模块P13和第四电流放大子模块P14轮流放大输入至反相器的输出端OUT的电流，延长第一电流放大子模块Pl 1、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14中各个晶体管的寿命，从而延长反相器的寿命。
[0026]而且，由于第一时钟信号端CLKl的信号和第二时钟信号端CLK2的信号在上升至高电平或下降至低电平的时候，可能会产生延迟，为了避免由于第一时钟信号端CLKl的信号和第二时钟信号端CLK2的信号的延迟引起的反相器输出电流不稳定的问题，设置第一时钟信号端CLKl的信号的上升沿或下降沿与第三时钟信号端CLK3的信号的高电平或低电平对应，第二时钟信号端CLK2的信号的上升沿或下降沿与第四时钟信号端CLK4的高电平或低电平对应，利用第三时钟信号端CLK3的信号和第四时钟信号端CLK4的信号，来填补第一时钟信号端CLKl的信号的上升过程或下降过程的延迟，避免由于延迟造成的输出波形上的噪声；同时，第三电流放大子模块P13和第四电流放大子模块P14还能够分担第一电流放大子模块Pll和第二电流放大子模块P12的电流产生负担，延长第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14中各个晶体管的寿命，从而延长反相器的寿命，在工艺极限一定的情况下(即单个晶体管能承受的电流一定的情况下)，第三电流放大子模块和第四电流放大子模块也能协助第一电流放大子模块和第二电流放大子模块提高反相器的最大输出电流能力。
[0027]实施例三
[0028]请参阅图3，下面将具体说明实施例二中的第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和实施例二中的下拉模块P2的具体组成结构，以及第一电流放大子模块PU、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和下拉模块P2的具体组成结构之间的连接关系。
[0029]第一电流放大子模块Pll包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第一电容Cl ;其中，第一晶体管Tl的栅极连接第二输入信号端Input 2、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14，第一晶体管Tl的源极连接第一时钟信号端CLK1，第一晶体管Tl的漏极连接第二晶体管T2的栅极和源极；第二晶体管T2的栅极连接第二晶体管T2的源极，第二晶体管T2的漏极连接第三晶体管T3的栅极、第四晶体管T4的栅极、第五晶体管T5的源极和第一电容Cl的第一端；第三晶体管T3的栅极连接第四晶体管T4的栅极、第五晶体管T5的源极和第一电容Cl的第一端，第三晶体管T3的源极连接第一电容Cl的第二端，第三晶体管T3的漏极连接第二时钟信号端CLK2 ;第四晶体管T4的栅极连接第五晶体管T5的源极和第一电容Cl的第一端，第四晶体管T4的源极连接第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14、下拉模块P2和反相器的输出端0UT，第四晶体管T4的漏极连接高电平端VGH ;第五晶体管T5的栅极连接第一输入信号端Input 1、第二电流放大子模块P12、第三电流放大子模块P13、第四电流放大子模块P14和下拉模块P2，第五晶体管T5的源极连接第一电容Cl的第一端，第五晶体管T5的漏极连接低电平端VGL。
[0030]第二电流放大子模块P12包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管TlO和第二电容C2 ;其中，第六晶体管T6的栅极连接第二输入信号端Input 2、第一电流放大子模块Pl1、第三电流放大子模块P13和第四电流放大子模块P14，第六晶体管T6的源极连接第二时钟信号端CLK2，第六晶体管T6的漏极连接第七晶体管T7的栅极和源极；第七晶体管T7的栅极连接第七晶体管T7的源极，第七晶体管T7的漏极连接第八晶体管T8的栅极、第九晶体管T9的栅极、第十晶体管TlO的漏极和第二电容C2的第一端；第八晶体管T8的栅极连接第九晶体管T9的栅极、第十晶体管TlO的漏极和第二电容C2的第一端，第八晶体管T8的源极连接第一时钟信号端CLK1，第八晶体管T8的漏极连接第二电容C2的第二端；第九晶体管T9的栅极连接第十晶体管TlO的漏极和第二电容C2的第一端，第九晶体管T9的源极连接高电平端VGH，第九晶体管T9的漏极连接第一电流放大子模块P11、第三电流放大子模块P13、第四电流放大子模块P14、下拉模块P2和反相器的输出端OUT ;第十晶体管TlO的栅极连接第一输入信号端Input 1、第一电流放大子模块P11、第三电流放大子模块P13、第四电流放大子模块P14和下拉模块P2，第十晶体管T10的源极连接低电平端VGL，第十晶体管TlO的漏极连接第二电容C2的第一端。
[0031]第三电流放大子模块P13包括第^^一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15和第三电容C3 ;其中，第^^一晶体管Tll的栅极连接第二输入信号端Input 2、第一电流放大子模块Pl1、第二电流放大子模块P12和第四电流放大子模块P14，第^^一晶体管Tll的源极连接第三时钟信号端CLK3，第^^一晶体管Tll的漏极连接第十二晶体管T12的栅极和源极；第十二晶体管T12的栅极连接第十二晶体管T12的源极，第十二晶体管T12的漏极连接第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的源极和第三电容C3的第一端；第十三晶体管T13的栅极连接第十四晶体管T14的栅极、第十五晶体管T15的源极和第三电容C3的第一端，第十三晶体管T13的源极连接第三电容C3的第二端，第十三晶体管T13的漏极连接第四时钟信号端CLK4 ;第十四晶体管T14的栅极连接第十五晶体管T15的源极和第三电容C3的第一端，第十四晶体管T14的源极连接第一电流放大子模块P11、第二电流放大子模块P12、第四电流放大子模块P14、下拉模块P2和反相器的输出端0UT，第十四晶体管T14的漏极连接高电平端VGH ;第十五晶体管T15的栅极连接第一输入信号端Input 1、第一电流放大子模块Pll、第二电流放大子模块P12、第四电流放大子模块P14和下拉模块P2，第十五晶体管T15的源极连接第三电容C3的第一端，第十五晶体管T15的漏极连接低电平端VGL。
[0032]所述第四电流放大子模块P14包括第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20和第四电容C4 ;其中，所述第十六晶体管T16的栅极连接所述第二输入信号端Input 2、所述第一电流放大子模块P11、所述第二电流放大子模块P12和所述第三电流放大子模块P13，第十六晶体管T16的源极连接所述第十四时钟信号端，第十六晶体管T16的漏极连接所述第十七晶体管T17的栅极和源极；
[0033]第十七晶体管T17的栅极连接第十七晶体管T17的源极，第十七晶体管T17的漏极连接第十八晶体管T18的栅极、第十九晶体管T19的栅极、第二十晶体管T20的漏极和第四电容C4的第一端；第十八晶体管T18的栅极连接第十九晶体管T19的栅极、第二十晶体管T20的漏极和第四电容C4的第一端，第十八晶体管T18的源极连接第三时钟信号端CLK3，第十八晶体管T18的漏极连接第四电容C4的第二端；第十九晶体管T19的栅极连接第二十晶体管T20的漏极和第四电容C4的第一端，第十九晶体管T19的源极连接高电平端VGH，第十九晶体管T19的漏极连接第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13、下拉模块P2和反相器的输出端OUT ;第二十晶体管T20的栅极连接第一输入信号端Input 1、第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和下拉模块P2，第二十晶体管T20的源极连接低电平端VGL，第二十晶体管T20的漏极连接第四电容C4的第一端。
[0034]下拉模块P2包括第二^^一晶体管T21，第二^^一晶体管T21的栅极连接第一输入信号端Input 1、第一电流放大子模块P11、第二电流放大子模块P12、第三电流放大子模块P13和第四电流放大子模块P14，第二 ^^一晶体管T21的源极连接低电平端VGL，第二 ^^一晶体管T21