当输入端IN处由无效电平转为有效电平的期间内，第一时钟信号CK可以为低电平，输入单元11可以将第一节点PU处的电位上拉至高电平，在第一下拉单元14停止对输出端OUT处电位的下拉，而输出单元12可以向输出端输出来自第一时钟信号CK的低电平。而在第一时钟信号CK转为高电平后，输出单元12可以在第一时钟信号CK的高电平的作用下上拉输出端OUT处的电位为高电平。
[0048]此后，复位端RESET处由无效电平转为有效电平的期间内，复位单元13可以下拉第一节点PU处的电位至低电平，而输出单元12停止对输出端OUT处电位的上拉。而且，在第一节点PU处被下拉至低电平之后，第一下拉单元14恢复对输出端OUT处电位的下拉，使得输出端OUT保持为低电平。
[0049]可以看出，本发明实施例基于第一下拉单元14的设置，使得在第一节点HJ处为低电平时下拉输出端OUT处的电位，或者可以在外部控制信号的作用下下拉输出端处的电位，可以有效避免在此期间输出端的浮接。当然，在本发明的其他实施例中，上述第一下拉单元14的控制端可以不与第一节点PU相连而连接外部控制信号，该外部控制信号可以在时序上与该输出端OUT处的电位相互配合，比如该外部控制信号可以在该输出端OUT处为高电平之外的所有时间内向第一下拉单元14的控制端施加有效电平，以避免输出单的浮接。然而，无论采用哪一种方式，在上述移位寄存器单元的工作流程中，输出端OUT基本都没有处于浮接状态，因此本发明实施例可以防止该移位寄存器单元的输出信号受电路其他部分的影响，从而保证信号输出的高稳定性。
[0050]作为一种更具体的示例，图2是本发明一个实施例中一种移位寄存器单元的电路结构图，参见图2:
[0051 ] 本发明实施例中，上述输入单元11包括第一晶体管Tl，第一晶体管Tl的栅极连接输入端IN，源极和漏极中的一个连接输入端IN，另一个连接第一节点PU。从而，在输入端IN为高电平时，第一晶体管Tl内部可以形成由输入端IN流向第一节点PU的电流，以实现第一节点PU的上拉。可以看出，本发明实施例可通过一个晶体管实现上述输入单元11的功能。
[0052]需要说明的是，图2所示的第一晶体管Tl为N型晶体管(栅极为高电平时源极与漏极导通)，因此输入端IN处的有效电平为高电平。而在本发明的其他实施例中，上述第一晶体管Tl可以用P型晶体管(栅极为低电平时源极与漏极导通，而输入端IN处的有效电平为低电平)来代替，本发明对此不作限制。另外，晶体管源极与漏极的连接方式可以根据所选用的晶体管的类型确定，而在晶体管具有源极与漏极对称的结构时源极与漏极可以视为不作特别区分的两个电极，其是本领域技术人员所熟知的，在此不再赘述。
[0053]本发明实施例中，上述复位单元13包括第二晶体管T2，第二晶体管T2的栅极连接复位端RESET，源极和漏极中的一个连接第一节点PU，另一个连接低电平电压线VGL。从而，在复位端RESET为高电平的有效电平时，第二晶体管T2内部可以形成由第一节点HJ流向低电平电压线VGL的电流，以实现第一节点PU的下拉。可以看出，本发明实施例可通过一个晶体管实现上述复位单元13的功能。
[0054]本发明实施例中，输出单元12包括第三晶体管T3和第一电容Cl，其中的第三晶体管T3的栅极连接第一节点PU，源极和漏极中的一个连接第一时钟信号CK，另一个连接输出端OUT ;第一电容Cl的第一端连接第一节点PU，第二端连接输出端OUT。由此，在第一节点PU处为高电平、第一电容Cl在两端具有电位差的状态下存储了一定量的电荷时，第一时钟信号CK上的电位由低电平转为高电平会使得输出端OUT处的电位会被来自第一时钟信号CK的电流上拉，而在第一电容Cl的作用下第一节点HJ处的电位会被进一步抬升，加快输出端OUT处电位被上拉的速度。可以看出，本发明实施例可通过一个晶体管和一个电容实现上述输出单元12的功能。
[0055]本发明实施例中，第一下拉单元14包括第四晶体管T4，第四晶体管T4的栅极连接第一节点PU，源极和漏极中的一个连接输出端OUT，另一个连接低电平电压线VGL。由此，在第四晶体管T4为P型晶体管时，第一节点HJ处的低电平可以使在第四晶体管T4内形成由输出端OUT流向低电平电压线VGL的电流，以实现输出端OUT处的下拉。可以看出，本发明实施例可通过一个晶体管实现上述第一下拉单元14的功能。
[0056]此外，本发明的移位寄存器单元还包括第二电容C2 ;第二电容C2的第一端连接第二时钟信号CKB，第二端连接第一节点PU。需要说明的是，第一时钟信号CK与第二时钟信号CKB是分别为正相时钟信号与反相时钟信号中的一个的一对时钟信号，其中的正相时钟信号与反相时钟信号可以来自于外部输入。由此，第二电容C2可以滤除第一节点PU处的噪声、稳定第一节点HJ处的电位。
[0057]可以理解的是，任一电路节点处的高电平或低电平都可以由相应的偏置电压线或者其他电路节点来提供，例如上述第一晶体管Tl与输入端IN相连的一端也可以改为与高电平的偏置电压线相连、上述第二晶体管T2与低电平电压线VGL相连的一端也可以改为与复位端RESET相连(此时第二晶体管T2改为P型晶体管，有效电平变为低电平)等等，其均属于电路结构的等同替换，本发明对此不做限制。
[0058]基于图2所示的电路结构，图3是图2所示的一种移位寄存器单元的电路仿真时序图。可以理解的是，图3所示的电路时序与图2中各单元的结构与功能，以及图1所示的移位寄存器单元的工作原理均是一致的，在此不再赘述。然而需要指出的是，在图3虚线圆圈所标注的位置处，输出端OUT处会在一小段的时间内处于浮接状态，具体来说:在输入端IN处的信号由低电平转为高电平时，第一节点PU处的电位在第一电容Cl的点位保持的作用下存在一段由低电平上升至高电平的阶段。在此阶段开始时，第四晶体管T4会立刻停止对输出端OUT处电位的下拉，但是第三晶体管T3却不会立刻处于开启状态。从而，在第四晶体管T4关闭之后、第三晶体管T3开启之前的这一小段时间内，输出端OUT实际上是处于浮接状态的。
[0059]为解决上述输出端OUT处的浮接问题，在图2所示的移位寄存器单元的结构的基础之上，图4是本发明又一实施例中一种移位寄存器单元的电路结构图。参见图4，本发明实施例在图2所示的移位寄存器单元的基础上添加了一第二下拉单元15，该第二下拉单元15用于在输入端IN处为有效电平时下拉输出端OUT处的电位。由此，在输入端IN处为高电平的期间内，第二下拉单元15可以将输出端OUT处的电位保持为低电平，避免在第三晶体管T3未开启之前的时间段内输出端OUT处的浮接。作为一种具体的示例，该第二下拉单元15可包括第五晶体管T5，该第五晶体管T5的栅极连接输入端IN，源极和漏极中的一个连接输出端0UT，另一个连接低电平电压线VGL。由此，第二下拉单元15的上述功能可由一晶体管实现。
[0060]作为另一种移位寄存器单元的电路结构示例，图5是本发明另一实施例中一种移位寄存器单元的电路结构图。参见图5，与图2所示的移位寄存器单元的不同之处在于，本发明实施例的移位寄存器单元包括第三下拉单元16，并且第一下拉单元14的控制端连接上述外部控制信号CON而非第一节点PU。其中，第三下拉单元16用于在复位端RESET处为有效电平时下拉输出端OUT处的电位，从而可以在复位端RESET为高电平的期间内将输出端OUT处的电位下拉为低电平。作为一种具体的示例，该第三下拉单元16可以包括第六晶体管T6，第六晶体管T6的栅极连接复位端RESET，源极和漏极中的一个连接输出端0UT，另一个连接低电平电压线VGL。由此，可以实现上述第三下拉单元16的功能。
[0061]可以理解的是，该第三下拉单元16可以在复位端RESET所接信号的作用下完成输出端OUT处电位的下拉，但是仅包括第三下拉单元16的移位寄存器单元仍会使得输出端OUT在例如复位端RESET所接信号转为无效电平之后的期间内处于浮接状态。对此，上述外部控制信号CON可以在除了输出端OUT为高电平之外的全部时间内都向第一下拉单元14的控制端提供有效电平，避免输出端OUT在任意时间段内的浮接。当然，外部控制信号CON在输出端OUT未处于浮接状态的期间内的任意时间段为无效电平。举例来说，本发明实施例中的外部控制信号CON也可以在复位端RESET处为有效电平的期间为无效电平，因为在此期间内第三下拉单元16可以避免输出端OUT的浮接。
[0062]需要说明的是，上述任意一种结构的第一下拉单元14、第二下拉单元15和第三下拉单元16都是用于在一定时间段内下拉输出端OUT处的电位的，彼