移位寄存器单元、栅线驱动装置以及驱动方法
【技术领域】
[0001]本公开涉及显示技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的栅线驱动装置以及用于该移位寄存器单元的驱动方法。
【背景技术】
[0002]在显示技术领域，诸如液晶显示的像素阵列通常包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路集成在薄膜晶体管阵列基板上构成GOA(Gate driverOn Array)来对栅线进行驱动。
[0003]其中，可以采用由多个移位寄存器单元构成GOA为像素阵列的多行栅线提供开关信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素通过显示数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
[0004]现有的栅线驱动装置中，在当前级移位寄存器单元完成输出之后，为对移位寄存器单元的输出端进行复位，通常采用来自于下一级移位寄存器单元的输出信号作为当前级移位寄存器单元的复位信号来控制下拉晶体管以便对当前级移位寄存器单元的输出端进行复位。然而，由于对移位寄存器单元的输出端进行下拉的晶体管的尺寸一般较大，使用效率低，不利于减小电路尺寸和功耗；同时，对上一级移位寄存器单元的复位和下一级移位寄存器单元的触发都是由本级移位寄存器单元的输出晶体管输出的信号完成的，因此，本级移位寄存器单元的输出晶体管的负载较大，导致信号输出延迟；另外，如果输出晶体管出现故障，不但导致向本级对应的栅线输出的信号不良，而且会导致上一级和下一级对应的栅线输出故障。
【发明内容】
[0005]针对以上问题，本公开提出了一种移位寄存器单元、包括多级移位寄存器单元的栅线驱动装置以及驱动方法，可以减小GOA整体结构的尺寸，降低功耗，并且减少信号的延迟，改善信号波形，同时提高GOA电路整体的可靠性。
[0006]根据本公开的一方面，提出了一种移位寄存器单元，包括:输入模块，连接在输入端和上拉节点之间，被配置为在输入端接收到来自上一级的触发信号时，对上拉节点进行充电；输出模块，连接在上拉节点、第一时钟信号端和输出端之间，被配置在上拉节点的控制下，将第一时钟信号端接入的第一时钟信号输出到输出端；上拉节点复位模块，连接在复位端、下拉节点和上拉节点之间，被配置为在复位端输入的复位信号或者下拉节点的电平的控制下，对上拉节点进行复位；输出复位模块，连接在第二时钟信号端、下拉节点和输出端之间，被配置为第二时钟信号端接入的第二时钟信号或者下拉节点的电平的控制下，对输出端进行复位。
[0007]可选的，该移位寄存器单元，还包括:下拉节点电平控制模块，连接第一时钟信号端、第二时钟信号端、下拉节点和上拉节点之间，被配置为在第一时钟信号端接入的第一时钟信号、第二时钟信号端接入的第二时钟信号和上拉节点的电平中至少一个的控制下，对下拉节点的电平进行控制。
[0008]可选地，该移位寄存器单元，还包括:触发模块，连接在上拉节点和第一时钟信号端之间，被配置为下一级移位寄存器单元提供触发信号。
[0009]可选地，该移位寄存器单元，还包括:复位信号输出模块，连接在上拉节点和第一时钟信号端之间，被配置为为上一级移位寄存器单元提供复位信号。
[0010]可选地，该移位寄存器单元，还包括:初始化模块，连接在初始信号输入端和上拉节点之间，被配置为对上拉节点的电平进行初始化。
[0011]可选地，在该移位寄存器单元中，输入模块包括:第一晶体管，其控制极连接到输入端，输入极连接到第一电平输入端，输出极连接到上拉节点。
[0012]可选地，在该移位寄存器单元中，输出模块包括:第二晶体管，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到输出端；以及电容，与第二晶体管的栅极和源极并联。
[0013]可选地，在该移位寄存器单元中，上拉节点复位模块包括:第三晶体管，其控制极连接到复位端，输入极连接到上拉节点，输出极连接到第二电平输入端；以及第四晶体管，其控制极连接到下拉节点，输入极连接到上拉节点，输出极连接到第二电平输入端。
[0014]可选地，在该移位寄存器单元中，输出复位模块包括:第五晶体管，其控制极连接到第二时钟信号端，输入极连接输出端，输出极连接第二电平输入端；以及第六晶体管，其控制极连接到下拉节点，输入极连接到输出端，输出极连接到第二电平输入端。
[0015]可选地，在该移位寄存器单元中，所述下拉节点电平控制模块包括:第七晶体管，其控制极与输入极连接，并且连接到第二时钟信号端；第八晶体管，其控制极连接到上拉节点，输入极连接到第二电平输入端，输出极连接到第七晶体管的输出极；第九晶体管，其控制极连接到第七晶体管的输出极，输入极连接到第二时钟信号端，输出极连接到下拉节点；第十晶体管，其控制极连接到上拉节点，输入极连接到下拉节点，输出极连接到第二电平输入端；以及第十一晶体管，其控制极连接到第一时钟信号端，输入极连接到第二电平输入端，输出极连接到第九晶体管的栅极。
[0016]可选地，在该移位寄存器单元中，所述触发模块包括:第十二晶体管，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到触发信号输出端。
[0017]可选地，在该移位寄存器单元中，所述复位信号输出模块包括:第十三晶体管，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到复位信号输出端。
[0018]可选地，在该移位寄存器单元中，所述初始化模块包括:第十四晶体管，其控制极连接到初始信号输入端，输入极连接到上拉节点，输出极连接到第二电平输入端。
[0019]根据本公开的另一方面，提出了一种栅线驱动装置，包括多级级联的如上所述的移位寄存器单元，其中每一级移位寄存器单元的输出端连接到对应的一条栅线；其中，奇数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第一时钟信号和第二时钟信号，奇数级移位寄存器单元的触发信号端连接到之后间隔一级的奇数级移位寄存器单元的输入端，奇数级移位寄存器单元的复位信号输出端连接到之前间隔两级的偶数级移位寄存器单元的复位端；偶数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第三时钟信号和第四时钟信号，偶数级移位寄存器单元的触发信号端连接到之后间隔一级的偶数级移位寄存器单元的输入端，偶数级移位寄存器单元的复位信号输出端连接到之前间隔两级的奇数级移位寄存器单元的复位端，其中，第一、第二、第三和第四时钟信号的周期相同，并且第一和第二时钟信号的时序相反，第三和第四时钟信号的时序相反，且第三时钟信号滞后于第一时钟信号四分之一周期。
[0020]根据本公开的又一方面，提出了一种应用于上述移位寄存器单元的驱动方法，包括:向输入端输入有效电平，将上拉节点充电到第一高电平；第一时钟信号端输入高电平，上拉节点控制输出模块开启，向栅线输出高电平的第一时钟信号；经过电容的自举效应，将上拉节点的电平从第一高电平升高到第二高电平；向第一时钟信号端输入低电平，输出模块保持导通，向栅线输出低电平的第一时钟信号，经过电容耦合将上拉节点的电平从第二高电平降低到第一高电平；向复位端输入有效复位电平，将上拉节点放电拉低到低电平，关闭输出模块；以及第二时钟信号端输入的高电平为下拉节点充电，开启下拉节点电平控制模块，将上拉节点和输出端分别下拉到低电平。
[0021]在根据本公开实施例的移位寄存器单元、栅线驱动装置以及相应的驱动方法中，对上拉节点的复位进行了延迟，延长了输出晶体管的导通时间，从而可以利用输出晶体管在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，消除了专用于下拉输出端的大尺寸晶体管；将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。
【附图说明】
[0022]为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
[0023]图1图示了一种已知的移位寄存器单元的电路结构；
[0024]图2图示了可用于该已知的移位寄存器单元的有关信号时序；
[0025]图3是根据本公开一实施例的移位寄存器单元的框图；
[0026]图4图示了根据本公开一实施例的移位寄存器单元的电路结构；