下保持关断；晶体管M7在高电平CKB的控制下保持导通，晶体管M9保持导通；由于复位信号端上接入的OUT (N+3)信号从低电平改变为高电平，复位晶体管M3开启，将上拉节点HJ从第一高电平拉低到低电平VSS,使得输出晶体管M2关断；由于上拉节点HJ被拉低到低电平VSS，晶体管M8和MlO被关断；由于晶体管M7和M9保持导通，高电平的CK信号对下拉控制节点PD_CN和下拉节点ro充电，下拉节点ro改变为高电平，从而使得晶体管M4和M6开启，以便分别将上拉节点HJ和移位寄存器单元的输出端下拉到VSS，消除上拉节点和输出端处可能产生的噪声；
[0060]在第五阶段e中，第一时钟信号端输入高电平的时钟信号CK，第二时钟信号端输入低电平的时钟信号CKB，输入端INPUT继续接入低电平，复位端接入高电平；晶体管M1、M7、M9和M5关断；由于CK为高，晶体管Mll开启，将下拉控制节点PD_CN拉低到VSS ；由于上拉节点PU保持低电平，晶体管M8和MlO继续关断，下拉节点H)保持高电平，晶体管M4和M6开启，分别将上拉节点和移位寄存器单元的输出端下拉到低电平VSS，消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。
[0061]在第六阶段f中，第一时钟信号端继续输入高电平的时钟信号CK，第二时钟信号端输入低电平的时钟信号CKB，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M7、M9、M5、M3关断；由于CK为高，晶体管Mll保持导通，下拉控制节点PD_CN保持在之前的低电平VSS ;上拉节点HJ保持之前的低电平，晶体管M8和MlO保持关断，下拉节点H)保持之前的高电平，晶体管M4和M6开启，分别将上拉节点HJ和移位寄存器单元的输出端下拉到低电平VSS，进一步消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。
[0062]可选地，在移位寄存器单元进行第一阶段的操作之前，首先向本级移位寄存器单元的初始化信号端STV提供一个高电平脉冲信号，以便开启晶体管M14，从而将上拉节点HJ的电平初始化为低电平VSS。
[0063]在根据本公开实施例的如图4所示的移位寄存器单元中，移除了图1所示的移位寄存器单元中下拉晶体管M4和输入晶体管M13，减小了大尺寸晶体管M4占用的面积，易于实现栅极驱动电路GOA的小型化，便于实现显示设备的窄边框；同时，由于改变了有关电路的连接结构，对上拉节点的复位进行了延迟，延长了输出晶体管M2的导通时间，从而可以利用输出晶体管M2在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，并且由于输出晶体管的尺寸比所移除的晶体管的尺寸大，利用其输出的低电平CK信号实现下拉也更有效；另外，单独设置了晶体管M12和晶体管M13用于分别为下一级移位寄存器单元提供触发信号和为前一级移位寄存器单元提供复位信号，从而将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管M2发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管M2发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。
[0064]根据本公开的另一方面，还提供了一种栅线驱动装置。如图6所示，该栅线驱动装置，包括:多级级联的移位寄存器单元，其中每一级移位寄存器单元可以采用如附图3和4所示的移位寄存器单元的结构。如图6所示，其中每一级移位寄存器单元的输出端连接到对应的一条栅线；其中，奇数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第一时钟信号CK和第二时钟信号CKB，奇数级移位寄存器单元的触发信号端TRIG-OUT连接到之后间隔一级的奇数级移位寄存器单元的输入端INPUT，奇数级移位寄存器单元的复位信号输出端RESET-0UT连接到之前间隔两级的偶数级移位寄存器单元的复位端RESET-1N ;偶数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第三时钟信号CK’和第四时钟信号CKB’，偶数级移位寄存器单元的触发信号端TRIG-OUT连接到之后间隔一级的偶数级移位寄存器单元的输入端INPUT，偶数级移位寄存器单元的复位信号输出端RESET-0UT连接到之前间隔两级的奇数级移位寄存器单元的复位端RESET-1N ;其中，第一、第二、第三和第四时钟信号的周期相同，并且第一和第二时钟信号的时序相反，第三和第四时钟信号的时序相反，且第三时钟信号滞后于第一时钟信号四分之一周期。以图6所示，以第N级移位寄存器单元为例，其输出端OUTPUT连接到第N条栅线GL(N)，其输入端连接到第(N-2)级移位寄存器单元的触发信号输出端TRIG-OUT ;第N级移位寄存器单元的触发信号端TRIG-OUT连接到第(N+2)级移位寄存器单元的输入端INPUT，第N级移位寄存器单元的复位信号输出端RESET-OUT连接到第(N-3)级移位寄存器单元的复位端RESET-1N，以及第N级移位寄存器单元的复位端RESET-1N连接到第(N+3)级移位寄存器单元的复位信号输出端RESET-0UT。
[0065]根据本公开的上述栅线驱动装置，由于改变了其中移位寄存器单元的连接结构，对移位寄存器单元中的上拉节点的复位进行了延迟，延长了其中的输出晶体管的导通时间，从而可以利用输出晶体管在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，实现下拉更有效，并且由于移除了原专用于对输出端进行下拉的大尺寸的晶体管，使得便于实现栅线驱动装置的小型化，易于实现显示设备的窄边框设计；另外，单独设置分别为(时序关系上的)下一级移位寄存器单元提供触发信号的晶体管和/或为(时序关系上的)前一级移位寄存器单元提供复位信号的晶体管，从而将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。
[0066]根据本公开的又一方面，还提供了一种用于对附图3所示的移位寄存器单元进行驱动控制的方法。如图7所示，该方法主要包括步骤:S710，向输入端输入有效电平，将上拉节点充电到第一高电平；S720，向第一时钟信号端输入高电平，使得输出模块开启，向栅线输出高电平的第一时钟信号，并且经过电容自举，将上拉节点电平进一步升高到第二高电平；S730，向第一时钟信号端输入低电平，输出模块保持导通，向栅线输出低电平的第一时钟信号，并且经过电容耦合，使得上拉节点的电平从第二高电平降低到第一高电平；S740，向复位端输入有效复位电平，将上拉节点放电拉低到低电平，关闭输出模块；第二时钟信号端输入的高电平为下拉节点充电，开启下拉节点电平控制模块，将上拉节点和输出端分别下拉到低电平。
[0067]可选地，上述方法还包括步骤S700，向初始化信号输入端STV输入有效电平，将上拉节点初始化为低电平。
[0068]可选地，上述方法还包括步骤:S750，在输出模块开启对栅线输出高电平的第一时钟信号时，利用上拉节点开启触发模块，以便向下一级移位寄存器单元输出触发信号。
[0069]可选地，上述方法还包括步骤:S760，在输出模块开启对栅线输出高电平的第一时钟信号时，利用上拉节点开启复位信号输出模块，以便向前一级移位寄存器单元输出复位信号。
[0070]可选地，其中，步骤S710包括:向输入端输入高电平，开启第一晶体管M1，将上拉节点HJ充电到第一高电平。
[0071]可选地，其中，步骤S720包括:上拉节点HJ的高电平使晶体管M2开启，晶体管M2向栅线输出高电平的第一时钟信号，通过电容Cl的自举效应将上拉节点HJ的电平进一步升高到第二高电平。
[0072]可选地，其中，步骤S730包括:向第一时钟信号端输入低电平，晶体管M2保持导通，向栅线输出低电平的第一时钟信号，并且通过电容Cl的耦合效应将上拉节点的电平从第二高电平降低到第一高电平。
[0073]可选地，其中，步骤S740包括:复位端输入的有效复位电平开启晶体管M3，将上拉节点拉低到低电平VSS，晶体管M2关断；第二时钟信号端输入的高电平开启晶体管M7和M9，将下拉节点H)拉高到高电平，从而开启晶体管M4和M6，对上拉节点PU和输出端进行下拉。
[0074]可选地，其中，步骤S700包括:向初始化信号输入端STV输入有效电平，开启晶体管M14，将上拉节点初始化为低电平VSS。
[0075]