可选地，其中，步骤S750包括:在晶体管M2导通时，上拉节点的高电平开启触发晶体管M12，向下一级移位寄存器单元输出触发信号。
[0076]可选地，其中，步骤S760包括:在晶体管M2导通时，上拉节点的高电平开启晶体管M13，向前一级移位寄存器单元输出复位信号。
[0077]在根据本公开实施例的移位寄存器单元的驱动方法中，对上拉节点的复位进行了延迟，延长了输出晶体管M2的导通时间，从而可以利用输出晶体管M2在延长的导通时间内输出低电平的时钟信号来实现对栅线信号的下拉控制，消除了专用于下拉输出端的大尺寸晶体管；将为本级移位寄存器单元对应的栅线提供的驱动信号与为下一级移位寄存器单元提供的触发信号和/或为前一级移位寄存器单元提供的复位信号相分离，减少信号延迟，改善信号波形，并且减小在本级移位寄存器单元中的输出晶体管M2发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出晶体管M2发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。
[0078]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明实施例公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
【主权项】
1.一种移位寄存器单元，包括: 输入模块(200)，连接在输入端(INPUT)和上拉节点(PU)之间，被配置为在输入端(INPUT)接收到来自上一级的触发信号时，对上拉节点(PU)进行充电； 输出模块(205)，连接在上拉节点(HJ)、第一时钟信号端(CK)和输出端(OUTPUT)之间，被配置在上拉节点(PU)的控制下，将第一时钟信号端(CK)接入的第一时钟信号输出到输出端(OUTPUT); 上拉节点复位模块(215)，连接在复位端(RESET-1N)、下拉节点(PD)和上拉节点(PU)之间，被配置为在复位端(RESET-1N)输入的复位信号或者下拉节点(PD)的电平的控制下，对上拉节点(PU)进行复位； 输出复位模块(220)，连接在第二时钟信号端(CKB)、下拉节点(PD)和输出端(OUTPUT)之间，被配置为第二时钟信号端(CKB)接入的第二时钟信号或者下拉节点(PD)的电平的控制下，对输出端(OUTPUT)进行复位。2.根据权利要求1所述的移位寄存器单元，还包括: 下拉节点电平控制模块(225)，连接第一时钟信号端(CK)、第二时钟信号端(CKB)、下拉节点(PD)和上拉节点(PU)之间，被配置为在第一时钟信号端(CK)接入的第一时钟信号、第二时钟信号端(CKB)接入的第二时钟信号和上拉节点(PU)的电平中至少一个的控制下，对下拉节点(PD)的电平进行控制。3.根据权利要求1所述的移位寄存器单元，还包括: 触发模块(230)，连接在上拉节点(PU)和第一时钟信号端(CK)之间，被配置为下一级移位寄存器单元提供触发信号。4.根据权利要求1所述的移位寄存器单元，还包括: 复位信号输出模块(235)，连接在上拉节点(PU)和第一时钟信号端(CK)之间，被配置为为上一级移位寄存器单元提供复位信号。5.根据权利要求1-4任一项所述移位寄存器单元，还包括: 初始化模块(240)，连接在初始信号输入端(STV)和上拉节点(PU)之间，被配置为对上拉节点的电平进行初始化。6.根据权利要求1-4任一项所述的移位寄存器单元，其中，输入模块(200)包括: 第一晶体管(Ml)，其控制极连接到输入端，输入极连接到第一电平输入端，输出极连接到上拉节点。7.根据权利要求1-4任一项所述的移位寄存器单元，其中，输出模块包括: 第二晶体管(M2)，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到输出端；以及 电容(Cl)，与第二晶体管(M2)的栅极和源极并联。8.根据权利要求1-4任一项所述的移位寄存器单元，其中，上拉节点复位模块包括: 第三晶体管(M3)，其控制极连接到复位端，输入极连接到上拉节点，输出极连接到第二电平输入端；以及 第四晶体管(M4)，其控制极连接到下拉节点，输入极连接到上拉节点，输出极连接到第二电平输入端。9.根据权利要求1-4任一项所述的移位寄存器单元，其中，输出复位模块包括: 第五晶体管(M5)，其控制极连接到第二时钟信号端，输入极连接输出端，输出极连接第二电平输入端；以及 第六晶体管(M6)，其控制极连接到下拉节点，输入极连接到输出端，输出极连接到第二电平输入端。10.根据权利要求2所述的移位寄存器单元，其中，所述下拉节点电平控制模块包括: 第七晶体管(M7)，其控制极与输入极连接，并且连接到第二时钟信号端； 第八晶体管(M8)，其控制极连接到上拉节点，输入极连接到第二电平输入端，输出极连接到第七晶体管的输出极； 第九晶体管(M9)，其控制极连接到第七晶体管的输出极，输入极连接到第二时钟信号端，输出极连接到下拉节点； 第十晶体管(MlO)，其控制极连接到上拉节点，输入极连接到下拉节点，输出极连接到第二电平输入端；以及 第十一晶体管(Mll)，其控制极连接到第一时钟信号端，输入极连接到第二电平输入端，输出极连接到第九晶体管的栅极。11.根据权利要求3所述的移位寄存器单元，其中，所述触发模块包括: 第十二晶体管(M12)，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到触发信号输出端。12.根据权利要求4所述的移位寄存器单元，其中，所述复位信号输出模块包括: 第十三晶体管(M13)，其控制极连接到上拉节点，输入极连接到第一时钟信号端，输出极连接到复位信号输出端。13.根据权利要求5所述的移位寄存器单元，其中，所述初始化模块包括: 第十四晶体管(M14)，其控制极连接到初始信号输入端(STV)，输入极连接到上拉节点，输出极连接到第二电平输入端。14.一种栅线驱动装置，包括多级级联的如权利要求1-13所述的移位寄存器单元，其中每一级移位寄存器单元的输出端连接到对应的一条栅线； 其中，奇数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第一时钟信号和第二时钟信号(CK，CKB)，奇数级移位寄存器单元的触发信号端连接到之后间隔一级的奇数级移位寄存器单元的输入端，奇数级移位寄存器单元的复位信号输出端连接到之前间隔两级的偶数级移位寄存器单元的复位端； 偶数级移位寄存器单元的第一时钟信号端和第二时钟信号端分别连接到第三时钟信号和第四时钟信号(CK’，CKB’)，偶数级移位寄存器单元的触发信号端连接到之后间隔一级的偶数级移位寄存器单元的输入端，偶数级移位寄存器单元的复位信号输出端连接到之前间隔两级的奇数级移位寄存器单元的复位端， 其中，第一、第二、第三和第四时钟信号的周期相同，并且第一和第二时钟信号的时序相反，第三和第四时钟信号的时序相反，且第三时钟信号滞后于第一时钟信号四分之一周期。15.一种应用于权利要求1所述的移位寄存器单元的驱动方法，包括: 向输入端输入有效电平，将上拉节点充电到第一高电平； 向第一时钟信号端输入高电平，上拉节点控制输出模块开启，向栅线输出高电平的第一时钟信号；经过电容的自举效应，将上拉节点的电平从第一高电平升高到第二高电平； 向第一时钟信号端输入低电平，输出模块保持导通，向栅线输出低电平的第一时钟信号，经过电容耦合将上拉节点的电平从第二高电平降低到第一高电平； 向复位端输入有效复位电平，将上拉节点放电拉低到低电平，关闭输出模块；以及第二时钟信号端输入的高电平为下拉节点充电，开启下拉节点电平控制模块，将上拉节点和输出端分别下拉到低电平。
【专利摘要】一种移位寄存器单元、包括多级移位寄存器单元的栅线驱动装置以及用于该移位寄存器单元的驱动方法，其中该移位寄存器单元，包括：输入模块，连接在输入端和上拉节点之间，对上拉节点进行充电；输出模块，连接在上拉节点、第一时钟信号端和输出端之间，被配置将第一时钟信号端接入的第一时钟信号输出到输出端；上拉节点复位模块，连接在复位端、下拉节点和上拉节点之间，被配置为对上拉节点进行复位；输出复位模块，连接在第二时钟信号端、下拉节点和输出端之间，被配置为对输出端进行复位。根据本公开的移位寄存器单元、栅线驱动装置和用于该移位寄存器单元的驱动方法，可以减小GOA整体结构的尺寸，降低功耗，并且减少信号的延迟，改善信号波形，同时提高GOA电路整体的可靠性。
【IPC分类】G11C19/28, G09G3/36
【公开号】CN105185339
【申请号】CN201510647045
【发明人】王峥
【申请人】京东方科技集团股份有限公司, 北京京东方显示技术有限公司
【公开日】2015年12月23日
【申请日】2015年10月8日