接入的第二时钟信号和上拉节点HJ的电平中至少一个的控制下，对下拉节点ro的电平进行控制。
[0042]可选地，如图3所示，上述移位寄存器单元还包括:触发模块230，连接在上拉节点PU和第一时钟信号端CK之间，被配置为下一级移位寄存器单元提供触发信号。
[0043]可选地，如图3所示，上述移位寄存器单元还包括:复位信号输出模块235，连接在上拉节点PU和第一时钟信号端CK之间，被配置为为上一级移位寄存器单元提供复位信号。
[0044]可选地，如图3所示，上述移位寄存器单元还包括:初始化模块240，连接在初始信号输入端STV和上拉节点HJ之间，被配置为对上拉节点的电平进行初始化。
[0045]在根据本公开的上述移位寄存器单元中，将为下一级移位寄存器单元输出触发信号的模块和/或为上一级移位寄存器单元提供复位信号的模块与对为本级移位寄存器单元对应的栅线提供输出信号的模块彼此相分离，从而可以减少信号延长，并且减小在本级移位寄存器单元中的输出模块发生故障时对整个栅线驱动装置的影响，提高电路的可靠性；同时，在本级移位寄存器单元中的输出模块发生故障时，便于直接根据对应的栅线的扫描不良对故障点进行定位。
[0046]图4图示了根据本公开一实施例的移位寄存器单元的示意性的电路结构。以下结合图2和图4对该移位寄存器单元的电路结构进行详细说明。可选地，如图4所示，输入模块包括:第一晶体管M1，其控制极连接到移位寄存器单元的输入端，输入极连接到第一电平输入端VDD，输出极连接到上拉节点PU。
[0047]可选地，如图4所示，在该移位寄存器单元中，输出模块包括:第二晶体管M2，其控制极连接到上拉节点，输入极连接到第一时钟信号端CK，输出极连接到输出端；以及电容Cl，与第二晶体管M2的栅极和源极并联。
[0048]可选地，如图4所示，在该移位寄存器单元中，上拉节点复位模块包括:第三晶体管M3，其控制极连接到复位端RESET-1N，输入极连接到上拉节点PU，输出极连接到第二电平输入端VSS ;以及第四晶体管M4，其控制极连接到下拉节点PD，输入极连接到上拉节点PU，输出极连接到第二电平输入端VSS。
[0049]可选地，如图4所示，在该移位寄存器单元中，输出复位模块包括:第五晶体管M5，其控制极连接到第二时钟信号端CKB，输入极连接输出端，输出极连接第二电平输入端VSS ;以及第六晶体管M6，其控制极连接到下拉节点PD，输入极连接到输出端，输出极连接到第二电平输入端VSS。
[0050]可选地，如图4所示，在该移位寄存器单元中，下拉节点电平控制模块包括:第七晶体管M7，其控制极与输入极连接，并且连接到第二时钟信号端CKB，输出极连接到下拉控制节点PD_CN ;第八晶体管M8，其控制极连接到上拉节点PU，输入极连接到第二电平输入端VSS，输出极连接到第七晶体管的输出极；第九晶体管M9，其控制极连接到第七晶体管M7的输出极，其输入极连接到第二时钟信号端CKB，其输出极连接到下拉节点H);第十晶体管HO,其控制极连接到上拉节点PU，输入极连接到下拉节点ro，输出极连接到第二电平输入端VSS ;以及第^^一晶体管M11，其控制极连接到第一时钟信号端CK，其输入极连接到第二电平输入端vss，输出极连接到第九晶体管的栅极。
[0051]可选地，如图4所示，在该移位寄存器单元中，触发模块包括:第十二晶体管M12，其控制极连接到上拉节点PU，输入极连接到第一时钟信号端CK，输出极连接到触发信号输出端 TRIG_0UT。
[0052]可选地，如图4所示，在该移位寄存器单元中，复位信号输出模块包括:第十三晶体管M13，其控制极连接到上拉节点PU，输入极连接到第一时钟信号端CK，输出极连接到复位信号输出端RESET_0UT。
[0053]可选地，如图4所示，在该移位寄存器单元中，初始化模块包括:第十四晶体管M14，其控制极连接到初始信号输入端STV，输入极连接到上拉节点PU，输出极连接到第二电平输入端VSS。
[0054]尽管在图4中，示出的所有晶体管均是N型晶体管，其控制极为N型晶体管的栅极，输入极为N型晶体管的漏极，输出极为N型晶体管的源极；第一电平输入端接入高电平VDD,而第二电平输入端接入低电平VSS，然而，为实现本公开的原理，上述移位寄存器单元中的一个或者多个晶体管采用P型晶体管也是可能的，只要相应地调整源极和漏极的位置以及相应的第一和第二电平输入端接入的电平即可，具体细节不在此赘述，但也应该在本发明的保护范围内。
[0055]以下以图4所示的移位寄存器单元作为第N级移位寄存器单元为例，参照图5所示的信号时序来说明其具体的工作原理，其中，该移位寄存器单元的第一时钟信号端接第一时钟信号CK，第二时钟信号端接第二时钟信号CKB，其触发信号输出端接之后的与之间隔一级的移位寄存器单元的输入端，其复位信号输出端接之前的与之间隔两级的移位寄存器单元的复位端，其复位端接之后的与之间隔两级移位寄存器单元的复位信号输出端。在图5所示的a、b、c、d和e所示的五个阶段中，该移位寄存器单元进行如下操作:
[0056]在第一阶段a中，第一时钟信号端输入低电平的时钟信号CK，第二时钟信号端输入高电平的时钟信号CKB，输入端INPUT接入高电平的有效输入信号OUT (N-2);由于输入端输入高电平，晶体管Ml开启，使得高电平的输入信号对上拉节点PU进行充电；由于时钟信号CKB为高电平，晶体管M5开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M7开启，对下拉控制节点PD_CN充电，进而使得晶体管M9开启；由于上拉节点PU处于第一高电平，晶体管M8和MlO开启；在晶体管的设计上，可以将晶体管M8与M7的尺寸比配置为在M8和M7均开启时，下拉控制节点PD_CN的电平被下拉到低电平；类似地，可以将MlO与M9的尺寸比配置为在MlO和M9均开启时，下拉节点H)的电平被下拉到低电平，从而保证晶体管M4和M6在此阶段处于关断状态；
[0057]在第二阶段b中，第一时钟信号端输入高电平的时钟信号CK，第二时钟信号端输入低电平的时钟信号CKB，输入端INPUT接入低电平的输入信号OUT (N-2);晶体管Ml、M7和M5关断；由于CK为高，晶体管MlI开启，将下拉控制节点PD_CN下拉到VSS，晶体管M9关断；输出晶体管M2开启，输出高电平的时钟信号CK，以便对相应的栅线输出驱动信号；由于存储电容Cl的自举效应，上拉节点HJ的电平进一步升高，达到第二高电平，使得输出晶体管M2的导通更充分；由于上拉节点HJ为高电平，晶体管M8和MlO继续导通，分别将下拉控制节点PD_CN和下拉节点ro拉低到VSS ;由于下拉节点ro为低电平，晶体管M4和M6保持关断状态，从而不会影响移位寄存器单元正常输出移位信号；同时，由于上拉节点为高电平，触发晶体管M12开启，向之后的与本级移位寄存器单元间隔一级的移位寄存器单元的输入端输出触发信号；并且复位信号晶体管M13在高电平的上拉节点的控制下，向之前的与本级移位寄存器单元间隔两级的移位寄存器单元的复位端提供复位信号；
[0058]在第三阶段c中，第一时钟信号端输入低电平的时钟信号CK，第二时钟信号端输入高电平的时钟信号CKB，输入端INPUT继续接入低电平，晶体管Ml继续保持关断，晶体管M5在高电平的CKB的控制下开启，使得移位寄存器单元的输出端被下拉到VSS，消除移位寄存器单元的输出噪声；晶体管Mll在低电平CK的控制下关断；晶体管M7在高电平CKB的控制下开启，对下拉控制节点PD_CN充电，进而使得晶体管M9开启，从而对下拉节点H)充电；此时，由于复位信号端上接入的OUT(N+3)信号仍然为低电平，复位晶体管M3未开启，上拉节点HJ没有被拉低到低电平VSS，输出晶体管M2保持开启，由于时钟信号CK从高电平改变为低电平，输出晶体管M2将低电平的时钟信号CK输出到输出端；由于电容Cl的耦合效应，上拉节点PU的电平从第二高电平降低到第一高电平，并且保持在第一高电平；由于上拉节点HJ保持在第一高电平，晶体管M8和MlO开启；根据晶体管M8与M7的尺寸比，在M8和M7均开启时，下拉控制节点PD_CN的电平被下拉到低电平；类似地，根据晶体管MlO与M9的尺寸比，在MlO和M9均开启时，下拉节点H)的电平被下拉到低电平，从而保证晶体管M4和M6在此阶段处于关断状态；
[0059]在第四阶段d中，第一时钟信号端仍然输入低电平的时钟信号CK，第二时钟信号端输入高电平的时钟信号CKB，输入端INPUT继续接入低电平，晶体管Ml继续保持关断，晶体管M5在高电平的CKB的控制下保持导通，使得移位寄存器单元的输出端被下拉到VSS，消除移位寄存器单元的输出噪声；晶体管Mll在低电平CK的控制