KB连接，第一电容C1的第一端的电压随着CKB电位的变化而发生变化。
[0096]在上述技术方案的基础上，可选地设置第一晶体管T1、第二晶体管T2、第三晶体管Τ3、第四晶体管Τ4、第五晶体管Τ5、第六晶体管Τ6、第七晶体管Τ7、第八晶体管Τ8、第九晶体管T9、第十三晶体管Τ13和第十四晶体管Τ14均为Ρ型晶体管。相应的，设置第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL。
[0097]图4a所示移位寄存器，第一电容C1的第一端接直流信号，CKB由高电平变为低电平的瞬间不会对第一电容C1产生影响，因此节点N4不会出现被第一电容C1的耦合作用下拉至较低电平的现象，依次类推，在每一次CKB由高电平变为低电平的瞬间，节点N4的电平都不会被下拉至低于VGL的电平，所以与第一实施例相比，本实施例中将第一电容C1的第一端接直流信号，消除了第一电容C1的耦合作用对节点N4的影响，解决了图3a所示移位寄存器的竞争缺陷。同理，CKB由低电平变为高电平的瞬间，第一电容C1也不会将节点N4的电平上拉至高于VGH的电位。由此可知本实施例的移位寄存器中，消除了第一电容对节点N4的耦合作用。
[0098]参考图4b所示，为本发明第二实施例提供的一种移位寄存器的时序示意图。该图4b所述移位寄存器为图4a所示移位寄存器。
[0099]图4b所示移位寄存器在t3时段的工作过程为:CKB变为低电平的瞬间，晶体管T3导通，已知节点N1保持为低电平VGL，所以晶体管T5导通，VG1端输出的高电平信号将节点N4的电位上拉至高电平，第四晶体管T4截止，移位寄存器正常工作，CKB的低电平不会对第一电容C1产生影响，因此节点N4的电位不会被第一电容C1的耦合作用下拉至低于VGL的电位。在t4时段的工作过程为:CKB变为高电平的瞬间，晶体管T3截止，CKB的高电平状态不会对第一电容C1产生影响，因此节点N4的电位不会被第一电容C1的耦合作用上拉至高于VGH的电位。
[0100]图4b所示移位寄存器的节点N4，第一电容C1不会对节点N4产生耦合作用，因此图4b所示移位寄存器时序与图3b移位寄存器时序的区别仅在于节点N4的电位消除了第一电容C1的耦合影响。除此之外，图4b工作过程与图3b所示完全一致，在此不做赘述。
[0101]在第二实施例提供的移位寄存器中，在t3和t4时段，由于第一电容C1的第一端连接直流信号，所以CKB电位的变化不会对第一电容C1产生影响，相应的第一电容C1不会对节点N4产生耦合作用，进而消除了第一电容C1的耦合作用对节点N4的影响。
[0102]在图4a?图4b所述的技术方案中，还可选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为N型晶体管。相应的，设置第一电平信号为低电平信号、第二电平信号为高电平信号。
[0103]参考图5所示，为本发明第三实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图5所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。
[0104]其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第一输出电路200包括:第七晶体管T7、第八晶体管T8、第九晶体管T9和第三电容C3。第二输出电路300包括:第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。
[0105]图5所示移位寄存器的结构与图4a所示移位寄存器的结构的区别仅在于，图5控制电路100中第六晶体管T6的控制端与第一电容C1的第二端连接；图4a控制电路100中第六晶体管T6的控制端与第一时钟信号端CK连接。
[0106]在上述技术方案的基础上，可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为P型晶体管。相应的，设置设置第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL。
[0107]如上所述，第一电容C1的第一端连接直流信号，第六晶体管T6的控制端与第一电容C1的第二端，即节点N4连接。节点N4的电位与第一电容相关，还与第一晶体管T1的导通或截止相关，第六晶体管T6受节点N4的控制。
[0108]在本实施例提供的移位寄存器中，第六晶体管T6的导通或截止不会影响其他节点的电位。对于节点N2，第六晶体管T6对节点N2的作用在于:
[0109]在tl时段，CK为低电平，CKB高电平，则节点N5在晶体管T7导通之后上升至高电平，第一输出电路200截止；节点N4在晶体管T1导通后为高电平且控制晶体管T6截止，节点N2保持初始低电平，第二输出电路300导通，其他节点电位与图4b相同。
[0110]在t2时段，CK为高电平，各个节点的电位保持tl时段的状态。
[0111]在t3时段，CK高电平，CKB低电平，节点N5在晶体管T7导通之后下拉为与CKB电位相同的低电平，第一输出电路200导通，节点N3为高电平；由于晶体管T13在低电平节点N2的控制下导通，所以节点N3的高电平冲入节点N2，节点N2上升为高电平，其他节点电位与图4b相同。
[0112]在t4阶段，CKB为高电平，节点N5上升至高电平，其他节点电位与t3时段相同。
[0113]在t4阶段之后，节点N2的电位保持低电平，与节点N4的高电平和低电平无关，所以节点N1?N5的电位与图4b相同。
[0114]综上所述，图5所示移位寄存器的时序图与图4b所示移位寄存器时序图完全相同，因此在此不做图示，图5移位寄存器的时序工作过程与图4b类似，在此不做一一详述。
[0115]在上述技术方案的基础上，还可选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为N型晶体管。相应的，设置第一电平信号为低电平信号、第二电平信号为高电平信号。
[0116]参考图6所示，为本发明第四实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图6所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。
[0117]其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第一输出电路200包括:第七晶体管T7、第八晶体管T8、第九晶体管T9和第三电容C3。第二输出电路300包括:第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。
[0118]图6所示移位寄存器的结构与图5所示移位寄存器的结构的区别仅在于，图6第二输出电路300中第五电容C5的第一端与第一时钟信号端CK连接，图5第二输出电路300中第五电容C5的第一端与第二时钟信号端CKB连接。
[0119]在上述技术方案的基础上，可选设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管Τ13和第十四晶体管Τ14均为Ρ型晶体管。相应的设置第一电平信号为高电平信号VGH、第二电平信号为低电平信号VGL。
[0120]图6所示移位寄存器的时序图与图4b所示移位寄存器时序图完全相同，因此在此不做图示，图6移位寄存器的时序工作过程与图4b类似，在此也不对各个阶段做一一详述。
[0121]在上述技术方案的基础上，可选地设置第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十三晶体管T13和第十四晶体管T14均为N型晶体管。设置第一电平信号为低电平信号VGL、第二电平信号为高电平信号VGH。
[0122]参考图7a所示，为本发明第五实施例提供的一种移位寄存器的示意图。在图2所述移位寄存器的基础上，图7a所示移位寄存器包括控制电路100、第一输出电路200和第二输出电路300。
[0123]其中，控制电路100包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第一电容C1和第二电容C2。第二输出电路300包括:第十三晶体管T13、第十四晶体管T14、第四电容C4和第五电容C5。图7a所示控制电路100和第二输出电路300的结构与图4a所示控制电路100和第二输出电路300的结构相同，具体连接关系和控制过程在此不做赘述。
[0124]需要说明的是，图3a?图6所示移位寄存器的t4时段，节点N3和节点N5均为高电平，那么移位寄存信号输出端OUT相当于是在第一输出电路200高阻态的情形下保持原有的高电平。当OUT受到干扰或其他外部影响，则移位寄存信号输出端OUT将会变的不稳定，影响移位寄存器的性能和输出。
[0125]为了解决图3a?图6所示移位寄存器的问题，图7a所示移位寄存器的第一输出电路200的结构与图3a?图6不同，图7a所示第一输出电路200中增加了第十晶体管T10和第十一晶体管T11，具体连接关系如下所示。
[0126]图7a所示移位寄存器的第一输出电路200包括:第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第^^一晶体管T11和第三电容C3。
[0127]具体的，第七晶体管T7的控制端与第一控制节点N1连接、输入端与第二时钟信号端CKB连接、输出端与第十晶体管T10的输入端连接，第十晶体管T10的控制端与第二时钟信号端CKB连接、输出端分别与第八晶体管T8的控制端和第九晶体管T9的控制端连接，第八晶体管T8的输入端与第一电平信号端VG1连接、输出端分别与第三控制节点N3和第十一晶体管T11的控制端连接，第九晶体管T9的输入端与第一电平信号端VG1连接、输出端作为移位寄存信号输出端OUT与次级移位寄存器的移位寄存信号输入端连接，第十一晶体管T11的输入端与第一电平信号端VG1连接、输出端与第九晶