作。举例来说，主机处理器122可为用于控制 便携式电子装置的通用或专用处理器。关于包含在主机装置120内的显示设备128,主机处 理器122输出图像数据以及关于主机的额外数据。此类信息可包含：来自环境传感器的数 据，例如环境光或温度；关于主机的信息，包含（例如）主机的操作模式或主机的电源中的 剩余电量；关于图像数据的内容的信息；关于图像数据的类型的信息；及/或用于显示设备 供选择成像模式用的指令。
[0048] 用户输入模块126直接或经由主机处理器122将用户的个人偏好传送到控制器 134。在一些实施方案中，用户输入模块126由软件控制，用户通过所述软件程序化个人偏 好，例如更深色彩、更好对比较低功增大的亮度、体育、现场动作或动画。在一些其它实施方 案中，使用硬件（例如，开关或拨号盘）将这些偏好输入至主机。至控制器134的多个数据 输入引导控制器将数据提供至对应于最佳成像特性的各种驱动器130、132、138及148。
[0049] 还可包含环境传感器模块124作为主机装置120的部分。环境传感器模块124接 收关于周围环境的数据，例如温度及或环境光照条件。可对传感器模块124进行编程，以区 分装置是在室内还是办公室环境中，还是在明亮白天中的室外环境中还是在夜间室外环境 中操作。传感器模块124将此信息传达到显示控制器134,使得控制器134可响应于周围环 境而最优化观看条件。
[0050] 图2展示实例反相器电路200的示意图。反相器电路200包含五个薄膜晶体管 (TFT)202、204、206、208及210。第一低电压源212、第二低电压源214、第一高电压源216 及第二高电压源218耦合到TFT202、204、206、208及210。反相器电路200还包含输入电 压互连件220、电容器222及输出电压互连件224。
[0051] 反相器电路200包含输入TFT202、下拉TFT204、放电TFT206、第一上拉TFT 208及第二上拉TFT210。在一些实施方案中，TFT202、204、206、208及210中的每一者为 η型TFT。举例来说，反相器电路200可为使用全η型晶体管的导电氧化物（例如，IGZ0、 211〇、511〇、211311〇、41211〇、（：11〇、（：1120、〇(10或48313〇 3)电路。在一些实施方案中，反相器电路 200可为电子显示器的组件。电子显示器还可包含其它导电氧化物电路（例如，用于控制基 于快门的显示元件的控制矩阵），所述其它导电氧化物电路在形成反相器电路200的同一 制作过程期间形成。
[0052] 输入TFT202的源极耦合到第一低电压源212。输入TFT202栅极耦合到输入电 压互连件220且并联耦合到下拉TFT204和放电TFT206的栅极。输入TFT202的汲极并 联耦合到第一上拉TFT208的栅极和电容器222的第一端子。
[0053] 下拉TFT204的源极耦合到第二低电压源214,所述第二低电压源在一些实施方 案中可为更负的低电压源。下拉TFT204栅极耦合到输入电压互连件220,且并联耦合到放 电TFT206和输入TFT202的栅极。下拉TFT204的汲极并联耦合到电容器222的第二端 子、第一上拉TFT208的源极及第二上拉TFT210的栅极。
[0054] 放电TFT206的源极耦合到第一低电压源212。放电TFT206栅极耦合到输入电 压互连件220,且并联耦合到下拉TFT204和输入TFT202的栅极。放电TFT206汲极并联 耦合到第二上拉TFT210和输出电压互连件224的源极。
[0055] 第一上拉TFT208在其栅极处并联耦合到输入TFT202的汲极和电容器222的第 一端子。第一上拉TFT208汲极耦合到第一高电压源216,且第一上拉TFT208源极并联耦 合到电容器222的第二端子、下拉TFT204的汲极及第二上拉晶体管210的栅极。
[0056] 第二上拉TFT210在其汲极处耦合到第二高电压源218。第二上拉TFT210源极 并联耦合到输出互连件224和放电晶体管206的汲极。第二上拉TFT210栅极并联耦合到 第一上拉TFT208的源极、电容器222的第二端子及下拉TFT204的汲极。
[0057] 关于低电压源212和214,在一些实施方案中，第二低电压源214输出比由第一低 电压源212输出的电压更负的电压。此外，关于高压区源216和218,第一高电压源216输 出比由第二高电压源218输出的电压更正的电压。在一些实施方案中，第一低电压源212 可接地。在一些其它实施方案中，第一低电压源212可提供除接地以外的另一电压。举例 来说，在一些实施方案中，第一低电压源212可输出等于由第二低电压源214输出的电压的 电压。由第一低电压源212输出的电压约等于由反相器电路200用作逻辑0的电压。在一 些实施方案中，选择由第二低电压源214输出的电压，使得其输出的电压与逻辑0的电压值 之间的差的绝对值小于第一上拉TFT208的阈值电压。在一些实施方案中，第一高电压源 216输出比由第二高电压源218输出的电压更正的电压。
[0058] 当逻辑1施加到输入电压互连件220时，输入TFT202、下拉TFT204及放电TFT 206全部接通。因此，第一上拉TFT208断开，且约等于由第二低电压源212输出的电压的 电压存储在电容器222上且在第二上拉TFT210的栅极上，从而也将其断开。存储在输出 电压互连件224上的任何电压通过放电TFT206放电，产生约等于输出电压互连件224上 的逻辑〇的电压。
[0059] 接着，当输入电压互连件220上的电压降低至逻辑0时，输入TFT202、下拉TFT 204及放电TFT206断开，从而使电容器222从电压源电分离。因此，电容器222起浮动电 容器的作用。然而，在断开输入TFT202、下拉TFT204及放电TFT206中，标记为B的电 路中的节点由于输入电压互连220馈通而经历瞬时电压尖峰。在一些实施方案中，第一上 拉TFT208经选择以具有大于输入TFT202的大小。因此，输入信号的馈通对节点B的影 响大于节点A。由于与对其上已存储有等于由第一低电压源212与第二低电压源214输出 的电压之间的差的一电压的电容器222之自举电路效应组合的不对称输入信号馈通，此电 压尖峰使横跨电容器222的第一上拉TFT208的栅极上的电压暂时上升足够高以使第一上 拉TFT208接通。此进一步将节点B上的电压升高至约由第一高电压源216输出的电压。 因为电容器222浮动，节点B处的电压的此增大使第一上拉TFT208的栅极上横跨电容器 222的电压进一步增大，从而保持其接通。B处的增大的电压还接通第二上拉TFT210。第 二上拉TFT210的栅极处的电压约等于由第一高电压源216输出的电压，所述电压超过由 第二高电压源218输出的电压至少第二上拉晶体管210的阈值电压。因此，当第二上拉TFT 210接通时，输出电压互连件224上的电压升高至约由第二高电压源218输出的电压，因此 提供用于反相器电路200的轨对轨操作。
[0060] 因此，如上文所展示，将逻辑0施加到反相器电路200产生等于逻辑1的电压输 出。相反地，将逻辑1导入至反相器电路200产生对应于逻辑0的输出电压。另外，因为不 存在上拉TFT208和210中的任一者与下拉TFT204或放电TFT206同时接通的情况，因 此电路不包含在操作期间将消耗额外电力的从高电压源216或218中的任一者到低电压源 212或214中的任一者的直接DC电流路径。
[0061] 图3展示实例缓冲器电路300的电路图。在一些实施方案中，缓冲器电路300可 使用图2中所展示的反相器电路200而实施。缓冲器电路300包含串联连接的两个反相器 电路200a和200b。输入302耦合到第一反相器电路200a的输入220a，且输出304耦合到 第二反相器电路200b的输出224b。第一反相器电路200a的输出224af禹合到第二反相器 电路200b的输入220b。
[0062] 当对应于逻辑1的电压施加到输入302时，第一反相器200a如上文结合图2所描 述而操作，以在其输出224a处产生对应于逻辑0的电压。逻辑0随后变成到第二反相器电 路200b的输入，所述第二反相器电路使信号反相以在其输出224b处产生逻辑1，如上文所 描述。因此，将逻辑1施加到输入302在输出304处产生逻辑1。
[0063] 类似地，当对应于逻辑0的电压施加到输入302时，第一反相器200a使信号反相 以在其输出224a处产生对应于逻辑1的电压。逻辑1随后变成到第二反相器电路200b的 输入，所述第二反相器电路使信号反相以在其输出224b处产生逻辑0,如上文所描述。因 此，将逻辑0施加到输入302在输出304处产生逻辑0。
[0064] 当输入为对应于逻辑1或0的电压时，缓冲器电路300经配置以输出等于其输入 电压的电压。不存在输入302与输出304之间的直流路径。缓冲器电路300因此可用于消 除与电路组件的不匹配阻抗相关联的负载效应。
[0065] 缓冲器电路300可用于达到与图2中所展示的反相器电路200相关联的许多优 势。举例来说，缓冲器电路300可仅使用η型晶体管（包含导电氧化物、非晶硅（a-Si)或 低温多晶硅（LTPS)n型晶体管）制作。类似互补电路可使用全p型晶体管实施。在一些实 施方案中，缓冲器电路可包含于电子显示器中，且可在与显示元件的同一制造过程中制作。 另外，缓冲器电路300不包含任何处于任一逻辑状态的驻流DC电流路径，从而在正常操作 期间导致功率节省。
[0066] 图4展示实例D触发器（DFF)电路400的框图。DFF电路400使用图2中所展示 的反相器电路200实施。DFF电路400包含四个反相器电路200a至200d及两个晶体管 406和408。在一些实施方案中，晶体管406和408可为与包含于图2中所展不的反相器电 路200中的晶体管类似的η型晶体管。每一反相器电路200包含相应输入220a至220d及 输出224a至224d。至DFF电路400的输入包含数据信号402 (Qt)、触发信号403 (其充当 启用输入）及触发'信号405 (其为触发信号403的反相）。DFF电路400还包含输出信号 404(Qt+1)。
[0067] -般来说，DFF电路400充当数字存储器元件。DFF电路400可存储其数据信号402 输入的逻辑值。逻辑值可存储任意长的的时间，且DFF电路400可在任意时间延迟的末端 输出输出信号404上的存储逻辑值。举例来说，在时间t处，可在输入信号402上施加逻辑 1。DFF电路可存储逻辑1，且可在时间t+Ι处输出输出信号404上的存储值（即，逻辑1)。 在一些实施