半导体器件制造方法和系统、及其所用的库和记录介质的制作方法

专利名称：半导体器件制造方法和系统、及其所用的库和记录介质的制作方法
技术领域：
本发明涉及半导体器件制造方法及其所用的库、记录介质和半导体器件制造系统，尤其涉及设计图案的校正，以减少在半导体器件设计方法中的光学邻近效应的影响，还涉及图案验证。
背景技术：
在半导体的研发或开发和试制阶段的各步骤中，作为掌握依赖于制造条件的处理或产品特性以及虚拟测试特性的预测和评估的技术，计算机仿真技术当前被作为对半导体设计不可缺少的技术利用。
具体地讲，用作精细图案加工技术(半导体制造技术的核心)的光刻处理的仿真技术在理论上被建立，并且被用作对于研发必不可少的技术。
在光刻仿真中的曝光处理的仿真被具体称作为“光强度仿真”。按照这种仿真，当通过利用投影曝光系统(下文中也被称作为分步光刻机(stepper))将光掩模图案(下文被称作为掩模图案)曝光/转印到晶片时，通过计算得到投影光图像的光强度分布。
已经建立了用作光强度仿真技术的基础的理论，而且已经提出了各种计算机计算模型。另外，用于计算机仿真的软件被称作为仿真器。
按照这种仿真，可以在不实际应用光刻的情况下估计晶片上的曝光分布。因此，光强度仿真经常被用在利用光刻步骤的器件的试制或研发中。
特别地，近来所要求的精细图案加工技术达到了利用光加工的极限，并且基于实际试验的器件开发在技术和成本方面面临困难。因此，能够通过利用计算机快速低成本地获得仿真结果的仿真方法变得越来越重要。
而且，在图案设计步骤中，在现有技术中利用设计仿真在逻辑设计、电路设计等方面获得所希望的电子特性/电路特性。而且，仿真对目前批量生产步骤是必不可少的。
同时，现在带着对光刻方面的兴趣注意到光学邻近校正(OPC)技术。OPC是这样一种技术，其通过基于从布线图案到邻近布线图案的距离来预测由于布线图案的光学邻近效应引起的布线宽度变化，接着提前校正用来形成布线图案的抗蚀剂图案形成掩模(resist pattern forming mask)，以消除这种变化，从而保持被曝光的布线宽度的最终值为恒定值。然而，这种技术需要对掩模图案的处理。
此外，这种加工规则不同于逻辑电路的设计规则，因此在光刻步骤中的曝光条件、显影条件等必须设置为处理条件。结果，需要至少考虑曝光步骤的优化装置来优化掩模图案。因此，需要一种通过利用光强度仿真、基于曝光条件优化所述图案的装置。
然而，实际的LSI图案数据是极其复杂和庞大的，并且常常由好几十万到好几百万闭合图(closed figure)组成。完全肯定的是，这种图案数据将来还会进一步增加。因此，为了优化需要这么大量数据图案的精细加工精度，应将光强度仿真应用于全部的掩模图案并且也应将OPC处理应用于它们，这在时间和成本方面极其困难。
在现有技术中，半导体器件的光学邻近校正方法和校正图案验证方法被应用于芯片的整个表面，由此考虑在单元边界区域中光学邻近效应的影响(JP-A-2002-107908)。
然而，设计图案的光学邻近校正随着工艺微型化而变得更加敏感，因此，需要依赖于相邻单元形状的复杂的高精度校正。因此，当按好几千万规模在LSI芯片的整个表面上集成晶体管时，在OPC处理中需要大量的CAD时间，并且要求通过加速OPC处理来缩短设计期。
因此，已经提出了将其外围上分别形成哑(dummy)布线图案的基本单元登记在基本单元库中的方法(JP-A-10-32253)。换言之，按照该方法，将哑图案提供给每个基本单元的外围，使得在基本单元的电路中使用的多晶硅栅极(polysilicon gate)和位于该栅极附近的哑布线图案之间的距离可以在所述单元内定义，然后预测由于光学邻近校正引起的栅极宽度变化的幅度，并且接着校正掩模上的栅极宽度。
然而，在上面的方法中，尽管可以减少校正所需的计算复杂度，但是，基本单元单位必须被固定，而且无法避免哑布线图案的单元区域的增加。因此，这种情形变为阻止单元的微型化和更高集成的大问题。
用此方法，设计图案的光学邻近校正(在下文中缩写为OPC)随着所述工艺被微型化而变得更敏感。因此，日益需要依赖于相邻单元的形状的复杂高精度校正，以及通过加速0PC处理来减少设计期。

发明内容
本发明已鉴于上述情况做出，并且旨在提供一种能够高速地以高精度形成图案的半导体器件制造方法。更具体地讲，本发明的目的是提供一种OPC系统和OPC后图案验证系统，其能够高速地以高精度对设计图案执行OPC，以及光刻仿真和验证，并且还有助于提高半导体制造的产量。
在本发明中，通过在OPC处理步骤中将布局数据分割成单元、并且接着在芯片上排列各个应用了OPC的单元之后、仅对单元边界部分应用OPC，可以通过一个单元一次处理来完成相同的块，从而可以确保单元边界附近的尺寸精度。而且，由于使得在单元边界部分上的图案被均匀地缩小，因此可以简化单元边界部分的OPC，从而可以应用快速处理。此外，由于要在其中特定单元位置相邻的边界部分中排列的、应用了OPC的单元事先被准备为库，因此可以省略在单元排列之后的OPC处理，并且因此可以应用快速处理。而且，由于哑栅极在单元的边界部分附近形成，并且接着在单元的OPC处理之后将诸如缩小处理等之类的校正处理应用于哑栅极，因此可以以更高的精度减小占用面积。
由于光刻验证步骤被划分为基于单元应用的步骤和仅仅验证单元边界部分的步骤，因此应用于相同单元的冗余验证可以被省略，从而可以实现快速验证。
更具体地讲，本发明的半导体器件制造方法包括将组成半导体器件的集成电路的布局数据分割成多个块的步骤；对每个块应用光学邻近校正(下文称作为OPC)的OPC处理步骤；校正在块之间的边界部分的图案的边界部分校正步骤；以及通过基于边界部分校正步骤之后的布局数据执行曝光、形成期望图案的步骤。
按照该方法，由于通过在OPC处理步骤中将布局数据分割成单元，接着对每个单元应用OPC，可以通过一个单元一次处理完成相同的块，因此可以大大减少处理时间。而且，如果在芯片上排列各个应用了OPC的块之后，仅仅对块边界部分应用OPC，则可以确保诸如块边界附近的栅极尺寸等的尺寸精度。
而且，本发明的半导体器件制造方法还包括将布局数据划分成多个单元的步骤；对每个单元应用光学邻近校正(下文称作为OPC)的OPC处理步骤；以及校正在单元之间的边界部分的图案的边界部分校正步骤。
按照该方法，由于通过在OPC处理步骤中将布局数据分割成单元，接着对每个单元应用OPC，可以通过一次处理完成相同的单元，因此大大减少了处理时间。而且，如果在芯片上排列各个应用了OPC的块之后，仅仅对块边界部分应用OPC，则可以确保诸如单元边界附近的栅极尺寸等的尺寸精度。
而且，本发明的半导体器件制造方法还包括排列/合成对其应用OPC处理的各个应用了OPC的单元、以便产生校正的布局数据的步骤。
按照该方法，在将布局数据分割成单元以便一次应用OPC之后，合成单元。因此可以缩短处理时间。
而且，在本发明的半导体器件制造方法中，边界部分校正步骤是校正单元边界部分的图案以便缩小的步骤。
在假设在边界部分没有图案存在的情况下应用OPC处理，结果边界部分的图案尺寸增大。因此，通过简单执行缩小校正就可以极其容易地提高图案精度。
而且，在本发明的半导体器件制造方法中，边界部分校正步骤是按照基于设计规则预先确定的校正规则、校正被划分的块或单元边界部分的图案的步骤。
按照该方法，可以实现更高精度的校正。
而且，在本发明的半导体器件制造方法中，边界部分校正步骤是按照响应于模型预先确定的校正规则、校正被划分的块或单元边界部分的图案的步骤。
按照该方法，可以容易地事先作为库准备校正数据，并且可以容易地实现高精度校正。
而且，在本发明的半导体器件制造方法中，边界部分校正步骤响应于所要求的图案精度，部分地调整所述校正规则。
按照该方法，可以实现更高精度的校正。
而且，在本发明的半导体器件制造方法中，边界部分校正步骤在整个芯片上均匀地设置校正规则。
按照该方法，可以更高速度实现校正。
而且，在本发明的半导体器件制造方法中，OPC处理步骤仅仅对在集成电路中超过预定数使用的单元应用OPC处理。
按照该方法，可以实现更高速度的校正。
而且，本发明的半导体器件制造方法还包括存储步骤，用于当特定单元位置相邻时，作为库存储通过在OPC处理步骤中获得的特定单元的边界部分应用校正而获得的、应用了OPC的单元；以及从库中取出已应用了OPC的单元并且应用的步骤。
按照该方法，仅仅需要查找库，而没必要顺序执行校正。因此，可以在短时间实现高精度和高可靠性校正。
而且，本发明的半导体器件制造方法还包括基于被划分的单元、应用光刻仿真验证(下文称作为“光刻验证”)的步骤。
按照该方法，可以容易地执行验证。
而且，在本发明的半导体器件制造方法中，还包括将光刻验证仅仅应用于集成电路中的单元边界部分的步骤。
按照该方法，当基于单元应用校正时，缺陷容易在单元边界部分发生。因此，通过对单元边界部分应用验证，可以容易地检测缺陷。
而且，本发明的半导体器件制造方法还包括基于被划分的单元、应用光刻仿真验证(下文称作为“光刻验证”)的步骤。
按照该方法，可以在较短时间内执行高精度的验证。
一种本发明的记录介质被构造成使得以计算机可读的方式记录半导体器件制造方法中的各个步骤的过程。
而且，本发明的库存储在半导体器件制造方法中对其应用OPC处理的数据。由于通过对各个单元的布局数据应用OPC处理而获得的数据被存储于该库中，而且对应若干相邻单元组合的边界区域OPC处理数据也被存储，因此可以在非常短的TAT内完成布局设计。而且，通过准备与光刻条件相对应的校正数据，可以获得允许在短时间有效地形成高精度图案的布局数据。
而且，一种本发明的半导体器件制造系统，包括数据输入部分，用于输入组成半导体器件的集成电路的布局数据；划分部分，用于将由数据输入部分输入的布局数据划分成多个块；OPC处理部分，用于每个块应用光学邻近校正(下文中称作为OPC)；合成部分，用于排列/合成对其应用OPC处理的各个应用了OPC的块；以及曝光部分，用于基于校正的布局数据执行曝光以在掩模空白区形成期望图案；其中OPC处理部分具有库，用于存储各个块的经OPC处理的数据、和用来校正在块之间的边界部分的图案的边界部分校正数据，并且合成部分从库中读取数据并且合成所述数据，以便产生布局数据。
按照本发明，由于每块应用OPC处理，并且对其中图案容易发生变化的边界区域应用OPC处理，因此，通过对边界区域应用缩小校正等，可以以高精度高速地实现图案形成。而且，可以高精度高速地实现设计图案的OPC处理和光刻仿真和验证，并且可以实现成本降低以及半导体制造产量的提高。


图1是解释本发明的实施例1的半导体器件制造方法的概念的视图。
图2是示出本发明的实施例1的半导体器件制造系统的图。
图3是示出本发明的实施例1的半导体器件制造方法的处理流程图。
图4是示出本发明的实施例1的半导体器件制造方法的说明视图。
图5是示出本发明的实施例2的半导体器件制造方法的处理流程图。
图6是示出本发明的实施例3的半导体器件制造系统的图。
图7是示出本发明的实施例3的半导体器件制造方法的处理流程图。
具体实施例方式
下面参照附图详细解释本发明的实施例。
(实施例1)图1是示出本发明的实施例1的半导体器件制造方法的概念的视图。
如图1所示，该方法包括将组成半导体器件的集成电路的布局数据划分成多个单元的步骤；对每个单元应用光学邻近校正(下文缩写为OPC)的OPC步骤；通过在应用校正之后基于布局数据执行曝光，形成希望的图案的步骤；排列/合成对其应用OPC处理步骤的各个应用了OPC的单元的步骤；以及通过边界区域OPC处理校正单元边界部分的步骤。
换言之，如图1的概念图所示，单元布局数据101通过每个单元划分布局数据100产生，然后，对每个单元布局数据执行单元OPC处理(步骤102)。因此，获得OPC单元200。接着，通过合成OPC单元200获得OPC布局300。接着，将单元边界区域OPC处理(步骤400)应用于OPC布局300中的单元边界部分。在此处理之后，基于OPC之后的布局数据执行掩模制作(步骤500)。
如图2的例子所示，首先，执行该数据流的半导体器件制造系统包括布局数据输入部分1，用于输入布局数据；0PC单元选择部分2，用于将输入布局数据划分为块或单元，并且选择对其应用OPC处理的单元；OPC处理部分3，用于执行图1解释的单元OPC处理；OPC后数据排列处理部分5，用于基于通过OPC处理部分3获得的校正的布局数据，执行排列合成，并且还通过从库4提取必要数据来应用OPC后的数据排列处理；边界区域OPC处理部分6，用于在单元边界部分上执行OPC处理；以及曝光处理部分10，用于基于通过边界区域OPC处理部分6计算且用于EB曝光的数据，即EB数据，执行曝光处理。
这里，OPC处理部分3执行单元的划分、每个单元布局数据的单元OPC处理(步骤102)、以及所获得的OPC单元200的合成，如图1所示。然后，排列处理部分5执行通过合成OPC单元200获得的OPC布局300的排列。然后，边界区域OPC处理部分6执行单元边界区域OPC处理(步骤400)，并且在掩模上形成布局数据。
接下来，在下文中依照如图3所示的处理流程解释该方法。
首先，在适合的层级从通过布局数据输入部分1输入的布局数据中选择需要OPC的单元(步骤3001)，接着，将OPC处理分别地应用于所选单元(步骤3002)。因为在层级选择各单元并且接着用此方式对其应用OPC处理，所以可以通过省去对相同单元重复应用OPC处理所花费的时间和精力，来减少CAD处理时间，而且可以缩短TAT。图4(a)是示出在OPC之前的库中的单位单元中的布局数据的视图。在图4(b)中示出了在OPC处理应用于上述的布局数据之后获得的布局数据。
接着，在芯片上排列通过在步骤3002应用OPC处理获得的OPC之后的单元(步骤3003)，其中基于应用OPC处理之前的单元布局排列信息、应用OPC处理。图4(c)是示出在应用OPC处理之后的库排列的视图。存在一种经OPC处理的单元布局CoOPC边界部分的图案CB。
接着，验证全部的布局信息，然后从OPC之后的数据中除去单元边界部分的图案(步骤3004)，其中所述单元边界部分包含步骤3003所排列的OPC之后的单元中的若干相邻单元组合。
在步骤3005，先前准备为库的单元边界图案CBOPC被排列在其中除去该图案的区域中(图4(d))。结果，可以减少在单元排列之后的单元边界部分的OPC区域，还可以缩短CAD时间。图4(e)是放大的视图。
单元边界图案库给出了这样的图案，使得OPC被应用于在应用OPC之前相邻排列的单元布局，然后仅仅切除单元边界部分。因为在排列单元之后用此方式替代上面的单元边界部分，所以可以实现与应用于芯片排列的OPC相同程度的校正精度。
最后，在步骤3006，将OPC应用于在步骤3005中还没有替代的剩余单元边界区域。
用此方式，经受OPC处理且先前存储在库中的单元边界图案CBOPC，被用在包含若干相邻单元组合的单元边界区域中。因此，可以在单元规模的OPC时间内，高速地获得与芯片规模的OPC几乎相等的校正精度。
基于用此方法获得的布局数据，将EB曝光处理应用于涂敷抗蚀剂的掩模空白区，接着，通过显影抗蚀剂形成抗蚀剂图案。接着，在将抗蚀剂图案用作掩模的同时，通过蚀刻掩模空白区上的铬薄膜形成铬图案。其中形成铬图案的掩模被用作光掩膜。在这种光掩模是被用来形成布线图案的情形中，例如，抗蚀剂被涂覆在其上形成金属薄膜的硅晶片上，然后将曝光处理通过光掩模应用于该硅晶片。
接着，通过显影由曝光处理形成的潜像形成抗蚀剂图案。接着，在将抗蚀剂图案用作掩模的同时，通过蚀刻多晶硅薄膜来形成希望的栅极图案。
按照此方法，通过在OPC处理阶段基于单元应用OPC，可以省去相同单元的冗余处理，因此可大大减少芯片布局所需的处理时间。
而且，因为在布局中排列经OPC处理的单元之后单元的内部校正结果固定的状况下，可以仅再次校正受光学影响的单元的周边，所以可以提高晶体管的尺寸精度。
在此情形中，在上面的实施例中，在步骤3006中，OPC被分别应用于各单元边界部分。可以根据位置应用仅仅涉及短电路的简单处理，因此可以执行更高速的处理。
而且，在上面的实施例中，解释了用于形成用来光掩模的掩模图案的形成，光掩模用于形成栅极图案。但是本发明不局限于此应用。
此外，不需要在此校正中应完成该校正。可以用这样的方式应用校正，使得应该通过调整蚀刻处理中的处理条件在处理过程中执行各种调整。
(实施例2)接下来，在下文解释本发明的实施例2。
在上面的实施例1中，选择在相邻单元排列的组合中频繁出现的边界部分，接着除去频繁出现的边界部分的图案，然后从库中取出这些边界部分的图案，然后排列在相对应的区域中，从而可以实现校正精度的提高。在本实施例中，可以通过仅使相邻单元边界区域的图案在排列之后缩小来实现简化的校正。
图5示出了用于解释该方法的处理流程。
首先，与实施例1类似，从由布局数据输入部分输入的布局数据中，在适当的层级选择需要OPC的单元(步骤5001)。接着，将OPC处理分别应用于所选单元(步骤5002)。
接着，基于在应用OPC之前的单元布局排列信息，排列在步骤5002处理的OPC之后的单元(步骤5003)。
接着，仅使相邻单元边界区域中的图案依照先前决定的规则按预定的宽度缩小(步骤5004)。
按照此方法，可以以几乎相等的精度简单地应用OPC。
在将OPC分别应用于各单元的情形中，存在这样一种倾向因为在单元周围没有图案存在，所以OPC之后的尺寸在单元边界区域比存在相邻单元的情形变厚。
因此，在步骤5004，对于在步骤5003在芯片中排列经历OPC处理的单元之后、其单元边界部分变厚的图案，简单地应用尺寸缩小。结果，可以通过在保持精度的同时简化处理获得高速处理。
用此方法，在单元边界区域中的OPC之后的图案，变得比当基于单个单元应用校正时的最佳解更厚。因此，通过使OPC之后的图案在排列之后简单地缩小，可以在短的TAT中计算出接近最佳解的校正形状。
而且，可以限定将校正应用于具有高使用频率的单元。因此，在抑制处理时间的同时可以考虑校正精度应用校正。
(实施例3)接下来，在下文解释本发明的实施例3。
如图6所示，该半导体器件制造系统，除了在图2所示的并在实施例1中所解释的系统外，还具有验证功能部分。该验证功能部分具有库/块光刻验证选择部分7，用于从由布局数据输入部分1输入的布局数据选择要被验证的单元(块)；光刻验证处理部分8，用于将光刻验证应用于由验证选择部分7选择的单元；边界区域光刻验证处理部分9，用于将光刻验证应用于单元边界区域。
光刻验证处理部分8通过利用OPC处理部分3的输出数据，对由验证选择部分7选择的单元进行仿真，接着将仿真结果与对应的布局数据比较，以验证它们之间的差是否小于预定值。而且，边界区域光刻验证处理部分9通过利用OPC处理部分6的边界区域的输出数据，对由验证选择部分7选择的单元进行仿真，接着将仿真结果与对应的布局数据比较，以验证它们之间的差是否小于预定值。如果它们之间的差小于预定值，则边界区域光刻验证处理部分9将从边界区域OPC处理部分6输出的EB数据输出到曝光处理部分10。相反，如果由边界区域光刻验证处理部分9计算的差超过预定值，则所述处理又回到OPC单元选择部分2，接着基于详细条件执行应当对其应用OPC处理的单元的选择。而且，如果由光刻验证处理部分8计算的差超过预定值，则所述处理又回到OPC单元选择部分2，接着基于详细条件执行应当对其应用OPC处理的单元的选择。由于各个处理部分与实施例1类似，因此在此省略对它们的解释。
图7示出了通过利用图6中的半导体器件制造系统制造的半导体器件的光刻验证的流程。
首先，验证选择部分7从布局数据检测需要光刻验证的单元，并且在层级选择它们(步骤7001)。接着，光刻验证处理部分8通过利用在实施例1中由OPC处理部分3获得的有关单元的经OPC处理的数据，运行对所选单元的仿真(步骤7002)。接着，光刻验证处理部分8将仿真结果与从数据输入部分获得的布局数据比较，接着判断它们之间的差是否小于先前确定的预定值(步骤7003)。
在此判断步骤7003，如果判断它们之间的差小于先前确定的预定值，则边界区域光刻验证处理部分9进一步执行边界区域验证处理。
边界区域光刻验证处理部分9仅仅对相邻单元边界区域中的图案进行仿真(步骤7004)。这里，边界区域光刻验证处理部分9通过利用由实施例1中的边界区域OPC处理部分6获得的有关边界区域的经过OPC处理的数据，进行仿真。接着，边界区域光刻验证处理部分9将仿真结果与从数据输入部分获得的布局数据比较，接着判断它们之间的差是否小于先前确定的预定值(步骤7005)。
在此判断步骤7005，如果判断它们之间的差小于先前确定的预定值，则边界区域光刻验证处理部分9将从边界区域OPC处理部分6输出的EB数据输出到曝光处理部分10，以执行曝光处理(步骤7006)。
相反，在此判断步骤7005，如果判断它们之间的差超过先前确定的预定值，则处理回到实施例1中的步骤3001。接着，再次执行单元的选择，并且再次执行OPC处理。
用此方式，在光刻验证处理部分8，基于单元应用验证，而在边界区域光刻验证处理部分9，仅仅将验证应用于在相邻单元边界区域中的图案。
用此方式，在适合的层级选择需要光刻验证的单元，接着分别将验证处理应用于各单元。因此，可以省去重复验证相同的单元所需要的时间和精力，而且还可以减少CAD处理时间。
按照此方法，在仿真步骤7002不能被验证的单元边界部分，可以在边界部分仿真步骤7004详细地被验证。因此，可以高精度地执行其中排列OPC之后的单元的芯片的光刻验证。
用此方式，通过基于单元应用OPC验证，可以加速验证时间。而且，通过在验证之后仅仅将OPC再次应用于单元边界，可以提高单元边界的验证精度。
(实施例4)接下来，在下文解释在半导体器件制造方法中所使用的库。该库通过预先响应于光掩模形成条件而执行校正和验证处理形成，如图4(d)所示的例子那样，并且存储于作为记录介质的数据库中。由于通过对各个单元的布局数据应用OPC处理所获得的数据被存储于库中，并且还存储对应于若干相邻单元组合的边界区域OPC处理数据，因此可以在非常短的TAT中完成布局设计。
而且，除了与光掩模形成条件相对应的经过OPC处理的数据作为库外，通过准备响应各种条件的校正数据作为库并且组合这些数据，可以获得允许在短时间内有效地形成高精度图案的布局数据，所述各种条件诸如当通过利用光掩模形成抗蚀剂图案时所应用的光刻条件，在蚀刻步骤中的如蚀刻剂(etchant)、温度条件等的蚀刻条件，在掺杂步骤所应用的掺杂(doping)条件，退火(anneal)条件等。
本发明的半导体器件制造方法、及其所使用的库、记录介质和半导体器件制造系统，能够在实现生产率提高的同时，实现图案的高精度加工。因此，本发明不仅有用于LSI中的图案的形成，而且有用于在液晶电视或等离子体显示面板(PDP)中的电路图案的形成以及在诸如微加工的精细图案加工中的应用等。
权利要求
1.一种半导体器件制造方法，包括将组成半导体器件的集成电路的布局数据划分成多个块的步骤；对每个块应用光学邻近校正OPC的OPC处理步骤；校正在块之间的边界部分的图案的边界部分校正步骤；以及通过基于在边界部分校正步骤之后的布局数据执行光刻仿真来形成期望图案的步骤。
2.如权利要求1所述的半导体器件制造方法，还包括将布局数据划分为多个单元的步骤；对每个单元应用光学邻近校正OPC的OPC处理步骤；以及校正单元之间的边界部分的图案的边界部分校正步骤。
3.如权利要求2所述的半导体器件制造方法，还包括排列/合成对其应用OPC处理的各个应用了OPC的单元、以便产生校正的布局数据的步骤。
4.如权利要求3所述的半导体器件制造方法，其中所述边界部分校正步骤是校正单元边界部分的图案以缩小的步骤。
5.如权利要求1所述的半导体器件制造方法，其中所述边界部分校正步骤是按照基于设计规则预先确定的校正规则、校正被划分的块或单元边界部分的图案的步骤。
6.如权利要求3所述的半导体器件制造方法，其中所述边界部分校正步骤是按照响应于模型预先确定的校正规则、校正被划分的块或单元边界部分的图案的步骤。
7.如权利要求5所述的半导体器件制造方法，其中所述边界部分校正步骤响应于所要求的图案精度，部分地调整所述校正规则。
8.如权利要求5或6所述的半导体器件制造方法，其中所述边界部分校正步骤在整个芯片上均匀地设置校正规则。
9.如权利要求3所述的半导体器件制造方法，其中所述OPC处理步骤仅仅对集成电路中超过预定数使用的单元应用OPC处理。
10.如权利要求3所述的半导体器件制造方法，还包括存储步骤，用于当特定单元位置相邻时，作为库存储通过对在OPC处理步骤中获得的特定单元的边界部分应用校正而获得的应用了OPC的单元；以及从库中取出已应用了OPC的单元并且应用的步骤。
11.如权利要求1或2所述的半导体器件制造方法，还包括基于被划分的单元、应用光刻仿真验证(下文称作为“光刻验证”)的步骤。
12.如权利要求2所述的半导体器件制造方法，还包括将光刻验证仅应用于集成电路中的单元边界部分的步骤。
13.一种计算机可读记录介质，在该记录介质中记录在权利要求1中所述的半导体器件制造方法中的各个步骤的过程。
14.一种用于存储数据的库，在权利要求1中所述的半导体器件制造方法中对该数据应用OPC处理。
15.一种半导体器件制造系统，包括数据输入器，用于输入组成半导体器件的集成电路的布局数据；划分器，用于将由数据输入器输入的布局数据划分成多个块；OPC处理器，用于每个块应用光学邻近校正OPC；合成器，用于排列/合成对其应用OPC处理的各个应用了OPC的块；以及曝光执行器，用于基于校正的布局数据执行曝光，以在掩模空白区上形成期望图案；其中OPC处理器具有库，用于存储各个块的经OPC处理的数据、和用来校正在块之间的边界部分的图案的边界部分校正数据，并且合成器从库中读取数据并且合成所述数据，以便产生布局数据。
全文摘要
提供了一种半导体器件制造方法，用于可能高速地以高精度形成图案，通过在OPC处理步骤中将布局数据分割成单元、并且接着将OPC应用于每个单元，可以通过一个单元一次处理完成相同的块，并且在芯片上排列了各个应用了OPC的单元之后，将OPC仅仅应用于单元边界部分，从而可以确保单元边界附近的尺寸精度。而且，由于使得在单元边界部分上的图案被均匀地缩小，因此可以简化单元边界部分的OPC，从而可以应用快速处理。
文档编号G03F1/68GK1932651SQ200610153639
公开日2007年3月21日 申请日期2006年9月12日 优先权日2005年9月12日
发明者神代昌彦, 谷本正 申请人:松下电器产业株式会社